JPS60221863A - 共有メモリ−の制御方法 - Google Patents
共有メモリ−の制御方法Info
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- JPS60221863A JPS60221863A JP7797384A JP7797384A JPS60221863A JP S60221863 A JPS60221863 A JP S60221863A JP 7797384 A JP7797384 A JP 7797384A JP 7797384 A JP7797384 A JP 7797384A JP S60221863 A JPS60221863 A JP S60221863A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複数のマイクロプロセッサ−を使用する電子
交換機などの制御装置において、親となるマイクロプロ
セッサ−と、子となる複数のマイクロプロセッサ−間の
データ通信に使用する共有メモリーの制御方法に関する
ものである。
交換機などの制御装置において、親となるマイクロプロ
セッサ−と、子となる複数のマイクロプロセッサ−間の
データ通信に使用する共有メモリーの制御方法に関する
ものである。
従来例の構成とその問題点
第１図は、従来用いられてきた共有メモリーの制御方法
を用いた、親となるマイクロプロセッサ−と、２つの子
となるマイクロプロセッサ−及び２つの共有メモリー装
置を示している。
を用いた、親となるマイクロプロセッサ−と、２つの子
となるマイクロプロセッサ−及び２つの共有メモリー装
置を示している。
以下にこの従来例の構成について第１図とともに説明す
る。０は親となるマイクロプロセッサ−（以下親ＣＰＵ
と゛記す）、１及び２は子となるマイクロプロセッサ−
（以下、子ＣＰＵと記す）である。５１は親ＣＰＵ０と
子ＣＰＵ’ｌとの共有メモリーであり、５２は親ＣＰＵ
０と子ＣＰＵ２との共有メモリーである。６１は親ＣＰ
Ｕ０と子ＣＰＵＩとのセマフォレジスタであり、６２は
親ＣＰＵ０．！：子ＣＰＵ２とのセマフォレジスタであ
る。
る。０は親となるマイクロプロセッサ−（以下親ＣＰＵ
と゛記す）、１及び２は子となるマイクロプロセッサ−
（以下、子ＣＰＵと記す）である。５１は親ＣＰＵ０と
子ＣＰＵ’ｌとの共有メモリーであり、５２は親ＣＰＵ
０と子ＣＰＵ２との共有メモリーである。６１は親ＣＰ
Ｕ０と子ＣＰＵＩとのセマフォレジスタであり、６２は
親ＣＰＵ０．！：子ＣＰＵ２とのセマフォレジスタであ
る。
７０は親ＣＰＵ０のアドレスデコーダ、７１は子ＣＰＵ
Ｉのアドレスデコーダ、７２は子ＣＰＵ２のアドレスデ
コーダである。８０１Ａは親ＣＰＵ０が共有メモリー５
１を利用するとき開く、アドレスバス用ゲート、８０２
Ａは、親ＣＰＵ０が共有メモリー５２を利用するとき開
く、アドレスバス用ゲート、８１Ａは子ＣＰＵＩが共有
メモリー５１を利用するとき開く、アドレスバス用ゲー
ト。
Ｉのアドレスデコーダ、７２は子ＣＰＵ２のアドレスデ
コーダである。８０１Ａは親ＣＰＵ０が共有メモリー５
１を利用するとき開く、アドレスバス用ゲート、８０２
Ａは、親ＣＰＵ０が共有メモリー５２を利用するとき開
く、アドレスバス用ゲート、８１Ａは子ＣＰＵＩが共有
メモリー５１を利用するとき開く、アドレスバス用ゲー
ト。
８２Ａは子ＣＰＵ２が共有メモリー５２を利用するとき
開く、アドレスバス用ゲートである。
開く、アドレスバス用ゲートである。
８０１Ｄは親ＣＰＵ０が共有メモリー５１を利用すると
き開く、データバス用ゲート、８０２Ｄは親ＣＰＵ０が
共有メモリー５２を利用するとき開く、データバス用ゲ
ート、８１Ｄは子ＣＰＵＩが共有メモリー５１を利用す
るとき開く、データバス用グー）、８２Ｄは子ＣＰＵ２
が共有メモリー５２を利用するとき開く、データバス用
ゲートである。親ＣＰＵ０のアドレスバスＯＡはアドレ
スデコーダ７０．ゲート８０１Ａ及びゲート８０２Ａに
接続されている。また、親ＣＰＵ０のデータバスＯＤは
セマフォレジスタ６１．セマフォレジスタ６２．ゲート
８０１Ｄ及び８０２Ｄに接続されている。子ＣＰＵＩの
アドレスバスＩＡはアドレスデコーダ７１及びグー）８
１Ａに接続されており、また子ＣＰ’ＵＩのデコーダバ
スＩＤはセマフォレジスタ６１及びグー）８１Ｄに接続
されている。子ＣＰＵ２のアドレスバス２Ａはアドレス
デコーダ７２及びゲート８２Ａに接続されておシ、また
子ＣＰＵ２のデータバス２Ｄは、セマフォレジスタ６２
及びゲート８２Ｄに接続されている。
き開く、データバス用ゲート、８０２Ｄは親ＣＰＵ０が
共有メモリー５２を利用するとき開く、データバス用ゲ
ート、８１Ｄは子ＣＰＵＩが共有メモリー５１を利用す
るとき開く、データバス用グー）、８２Ｄは子ＣＰＵ２
が共有メモリー５２を利用するとき開く、データバス用
ゲートである。親ＣＰＵ０のアドレスバスＯＡはアドレ
スデコーダ７０．ゲート８０１Ａ及びゲート８０２Ａに
接続されている。また、親ＣＰＵ０のデータバスＯＤは
セマフォレジスタ６１．セマフォレジスタ６２．ゲート
８０１Ｄ及び８０２Ｄに接続されている。子ＣＰＵＩの
アドレスバスＩＡはアドレスデコーダ７１及びグー）８
１Ａに接続されており、また子ＣＰ’ＵＩのデコーダバ
スＩＤはセマフォレジスタ６１及びグー）８１Ｄに接続
されている。子ＣＰＵ２のアドレスバス２Ａはアドレス
デコーダ７２及びゲート８２Ａに接続されておシ、また
子ＣＰＵ２のデータバス２Ｄは、セマフォレジスタ６２
及びゲート８２Ｄに接続されている。
共有メモリー５１のアドレスバス５１Ａはゲート８０１
Ａ及びゲート８１Ａに接続されておシ、まだ共有メモリ
ー５１のデータバス５１Ｄはゲート８０１Ｄ及びゲート
８１Ｄに接続されている。共・ 有メモリー５２のアド
レスバス５２Ａはゲート８０２Ａ及びゲート８２Ａに接
続されておシ、まだ共有メモリー５２のデータバス５２
Ｄはゲート８０２Ｄ及びグー）８２Ｄに接続されている
。アドレスデコーダ７０の出力は共有メモリー５１の選
択信号９０１が、ゲート８０１Ａ及びゲート８０１Ｄの
制御端子に接続され、セマフォレジスタ６１の選択信号
９０２がセマフォレジスタ６１に接続され、共有メモリ
ー５２の選択信号９０３がグー）８０２Ａ及びグー）８
０２Ｄの制御端子に接続され、さらにセマフォレジスタ
６２の選択信号９０４がセマフォレジスタ６２に接続さ
れている。アドレスデコーダ７１の出力は共有メモリー
５１の選択信号９１１がゲート８１Ａ及びゲート８１Ｄ
の制御端子に接続され、セマフォレジスタ６１の選択信
号９１２がセマフォレジスタ６１に接続されている。ア
ドレスデコーダ７２の出力は、共有メモリー５２の選択
信号９２１がゲート８２Ａ及びグー）８２Ｄの制御端子
に接続され、セマフォレジスタ６２の選択信号９２２が
セマフォレジスタ６２に接続されている。
Ａ及びゲート８１Ａに接続されておシ、まだ共有メモリ
ー５１のデータバス５１Ｄはゲート８０１Ｄ及びゲート
８１Ｄに接続されている。共・ 有メモリー５２のアド
レスバス５２Ａはゲート８０２Ａ及びゲート８２Ａに接
続されておシ、まだ共有メモリー５２のデータバス５２
Ｄはゲート８０２Ｄ及びグー）８２Ｄに接続されている
。アドレスデコーダ７０の出力は共有メモリー５１の選
択信号９０１が、ゲート８０１Ａ及びゲート８０１Ｄの
制御端子に接続され、セマフォレジスタ６１の選択信号
９０２がセマフォレジスタ６１に接続され、共有メモリ
ー５２の選択信号９０３がグー）８０２Ａ及びグー）８
０２Ｄの制御端子に接続され、さらにセマフォレジスタ
６２の選択信号９０４がセマフォレジスタ６２に接続さ
れている。アドレスデコーダ７１の出力は共有メモリー
５１の選択信号９１１がゲート８１Ａ及びゲート８１Ｄ
の制御端子に接続され、セマフォレジスタ６１の選択信
号９１２がセマフォレジスタ６１に接続されている。ア
ドレスデコーダ７２の出力は、共有メモリー５２の選択
信号９２１がゲート８２Ａ及びグー）８２Ｄの制御端子
に接続され、セマフォレジスタ６２の選択信号９２２が
セマフォレジスタ６２に接続されている。
次に、上記従来例の動作について説明する。第１図にお
いて、親ＣＰＵ０が共有メモリー５１にデータを書き込
み、子ＣＰＵＩがデータを共有メモリー５１から読み出
す場合の制御方法を説明する０ 親ｃＰＵＯは、セマフォレジスタ６１からデータを読み
出し、子ＣＰＵＩが共有メモリー５１を利用していない
ことを確認する。このとき、子ＣＰＵＩが共有メモリー
５１を利用中である場合はセマフォレジスタ６１を再度
読み出し、子ＣＰＵ１が共有メモリー５１の利用をやめ
るまで待たなければならない。次に、親ＣＰＵＱは、セ
マフォレジスタ６１に共有メモリーを利用中であること
を示すデータを書き込む。この手順によシ親ＣＰＵ０は
、共有メモリー５１に対する利用権を確立したことにな
り、共有メモリー５１へのデータ書き込み、もしくは共
有メモリー５１からデータ読み出しが自由にできるもの
とする。このとき、親ＣＰＵ０が共有メモリー５１を利
用すると、アドレスデコーダ７０からは共有メモリー５
１の選択信号が出力され、アドレスバス用ゲート８０１
Ａ及びデータバス用グー）８０１Ｄが開かれ、親ＣＰＵ
０のアドレスバスＯＡは共有メモリー５１のアドレスバ
ス５１Ａに直結され、また、親ＣＰＵ０のデータバスＯ
Ｄも共有メモリー５１のデータバス５１Ｄに直結され、
その結果親ＣＰＵ０は共有メモリー５１を利用すること
ができる。親ＣＰＵ０が共有メモリー５１の利用を終了
したときは、セマフォレジスタ６１に共有メモリーを利
用していないことを示すデータを書き込み、共有メモリ
ー５１の利用権を放棄する。
いて、親ＣＰＵ０が共有メモリー５１にデータを書き込
み、子ＣＰＵＩがデータを共有メモリー５１から読み出
す場合の制御方法を説明する０ 親ｃＰＵＯは、セマフォレジスタ６１からデータを読み
出し、子ＣＰＵＩが共有メモリー５１を利用していない
ことを確認する。このとき、子ＣＰＵＩが共有メモリー
５１を利用中である場合はセマフォレジスタ６１を再度
読み出し、子ＣＰＵ１が共有メモリー５１の利用をやめ
るまで待たなければならない。次に、親ＣＰＵＱは、セ
マフォレジスタ６１に共有メモリーを利用中であること
を示すデータを書き込む。この手順によシ親ＣＰＵ０は
、共有メモリー５１に対する利用権を確立したことにな
り、共有メモリー５１へのデータ書き込み、もしくは共
有メモリー５１からデータ読み出しが自由にできるもの
とする。このとき、親ＣＰＵ０が共有メモリー５１を利
用すると、アドレスデコーダ７０からは共有メモリー５
１の選択信号が出力され、アドレスバス用ゲート８０１
Ａ及びデータバス用グー）８０１Ｄが開かれ、親ＣＰＵ
０のアドレスバスＯＡは共有メモリー５１のアドレスバ
ス５１Ａに直結され、また、親ＣＰＵ０のデータバスＯ
Ｄも共有メモリー５１のデータバス５１Ｄに直結され、
その結果親ＣＰＵ０は共有メモリー５１を利用すること
ができる。親ＣＰＵ０が共有メモリー５１の利用を終了
したときは、セマフォレジスタ６１に共有メモリーを利
用していないことを示すデータを書き込み、共有メモリ
ー５１の利用権を放棄する。
これとは逆に、子ＣＰＵＩが共有メモリー５１を利用す
るときは、親ＣＰＵ０が行なったのと全く同様の手続き
で、共有メモリー５１を利用する。
るときは、親ＣＰＵ０が行なったのと全く同様の手続き
で、共有メモリー５１を利用する。
すなわち、子ＣＰＵＩはセマフォレジスタ６１からデー
タを読み出し、親ＣＰＵ０が共有メモリー５１を利用し
ていないことを確認する。このとき、親ＣＰＵ０が共有
メモリー５１を利用中である場合は、セマフォレジスタ
６１を再度読み出し、親ＣＰＵ０が共有メモリー５１の
利用権を放棄するまで待たなければならない。
タを読み出し、親ＣＰＵ０が共有メモリー５１を利用し
ていないことを確認する。このとき、親ＣＰＵ０が共有
メモリー５１を利用中である場合は、セマフォレジスタ
６１を再度読み出し、親ＣＰＵ０が共有メモリー５１の
利用権を放棄するまで待たなければならない。
親ＣＰＵ０が共有メモリー５１を利用していなければ、
次に子ＣＰＵＩはセマフォレジスタ６１に、共有メモリ
ーを利用中であることを示すデータを書き込む。この手
順により子ＣＰＵ１は、共有メモリー５１に対する利用
権を確立したことになシ、共有メモリー５１へのデータ
書き込みもしくは共有メモリー５１からのデータ読み出
しが自由にできるものとする。このとき子ＣＰＵＩが共
有メモリー５１を利用すると、アドレスデコーダ７１か
らは、共有メモリー５１の選択信号が出力され、アドレ
スバス用グー）８１Ａ及びデータバス用グー）８１Ｄが
開かれ、子ＣＰＵ０のアドレスバスＩＡは共有メモＩＪ
−５１のアドレスバス５１Ａに直結され、また、子ＣＰ
ＵＩのデータバスＩＤも共有メモリー５１のデータバス
５１Ｄに直結され、子ＣＰＵ０は共有メモリー５１を利
用することができる。子ＣＰＵＩが共有メモリー５１の
利用を終了したときは、セマフォレジスタ６１に共有メ
モリーを利用していないことを示すデータを書き込み、
共有メモリー５１の利用権を放棄する。
次に子ＣＰＵＩはセマフォレジスタ６１に、共有メモリ
ーを利用中であることを示すデータを書き込む。この手
順により子ＣＰＵ１は、共有メモリー５１に対する利用
権を確立したことになシ、共有メモリー５１へのデータ
書き込みもしくは共有メモリー５１からのデータ読み出
しが自由にできるものとする。このとき子ＣＰＵＩが共
有メモリー５１を利用すると、アドレスデコーダ７１か
らは、共有メモリー５１の選択信号が出力され、アドレ
スバス用グー）８１Ａ及びデータバス用グー）８１Ｄが
開かれ、子ＣＰＵ０のアドレスバスＩＡは共有メモＩＪ
−５１のアドレスバス５１Ａに直結され、また、子ＣＰ
ＵＩのデータバスＩＤも共有メモリー５１のデータバス
５１Ｄに直結され、子ＣＰＵ０は共有メモリー５１を利
用することができる。子ＣＰＵＩが共有メモリー５１の
利用を終了したときは、セマフォレジスタ６１に共有メ
モリーを利用していないことを示すデータを書き込み、
共有メモリー５１の利用権を放棄する。
以上の様に、親ＣＰＵ０と子ＣＰＵＩはセマフォレジス
タ６１を通して共有メモリー５１を交互に利用するので
、グー）８０１Ａ及び８１Ａ、またゲート８０１Ｄ及び
８１Ｄが同時に開いて、バスが競合するのを避けること
ができる。
タ６１を通して共有メモリー５１を交互に利用するので
、グー）８０１Ａ及び８１Ａ、またゲート８０１Ｄ及び
８１Ｄが同時に開いて、バスが競合するのを避けること
ができる。
以上の動作説明は、親ＣＰＵ０と子ＣＰＵ２との間にあ
る共有メモリー５２の制御についても同様である。しか
しながら、上記従来例においては親ＣＩ） Ｕと１つの
子ＣＰＵ０組に対応してセマフォレジスタ、共有メモリ
ー、アドレスバス用ゲート及びデータバス用のゲートを
必要とするため、子ＣＰ ＵＯ数に比例して、これらの
部品が増え、コスト高になる欠点があった。また一方で
は、子Ｃ１） Ｕ同志の間でデータ通信を行なおうとし
た場合、子ＣＰＵ同志間に共有メモリーを設けるか、あ
るいは親ＣＰＵに共有メモリー間のデータ転送を行なっ
てもられねばならず、コスト高もしくは複雑な制御が必
要となっている。
る共有メモリー５２の制御についても同様である。しか
しながら、上記従来例においては親ＣＩ） Ｕと１つの
子ＣＰＵ０組に対応してセマフォレジスタ、共有メモリ
ー、アドレスバス用ゲート及びデータバス用のゲートを
必要とするため、子ＣＰ ＵＯ数に比例して、これらの
部品が増え、コスト高になる欠点があった。また一方で
は、子Ｃ１） Ｕ同志の間でデータ通信を行なおうとし
た場合、子ＣＰＵ同志間に共有メモリーを設けるか、あ
るいは親ＣＰＵに共有メモリー間のデータ転送を行なっ
てもられねばならず、コスト高もしくは複雑な制御が必
要となっている。
発明の目的
本発明は、上記従来例の欠点を除去するものであり、部
品点数を減らし、コスト低減を図った上にさらに、相互
のマイクロプロセッサ−間のデータ通信も複雑な制御な
しに行なうことができるようにすることを目的とするも
のである。
品点数を減らし、コスト低減を図った上にさらに、相互
のマイクロプロセッサ−間のデータ通信も複雑な制御な
しに行なうことができるようにすることを目的とするも
のである。
発明の構成
本発明は、上記目的を達成するために、１つの共有メモ
リーを複数のマイクロプロセッサ−が利用できるように
したもので、この際問題となるバスの競合をバスアービ
ターで調停することによシ、セマフォレジスタを不要と
し、その結果として大幅な部品点数の削減を図ることが
できるようにしたものである。
リーを複数のマイクロプロセッサ−が利用できるように
したもので、この際問題となるバスの競合をバスアービ
ターで調停することによシ、セマフォレジスタを不要と
し、その結果として大幅な部品点数の削減を図ることが
できるようにしたものである。
実施例の説明
以下に本発明の一実施例の構成について、図面とともに
説明する。
説明する。
第２図において、１，２．３はメモリーサイクルの延長
のできるマイクロプロセッサ−（以下、ＣＰＵと記す）
である。５は共有メモリー、６はバスアービター、７１
，７２．７３はそれぞれＣＰＵＩ、２．３に対応したア
ドレスデコーダである。８１Ａ、８２Ａ、８３Ａはそれ
ぞれＣＰＵＩ、２３のアドレスバスＩＡ、２Ａ、３Ａと
共有メモリ−５のアドレスバス５Ａとの間に設けられた
ゲートであり、８１Ｄ、８２Ｄ、８３Ｄは、それぞれＣ
ＰＵ１，２．３のデータバスＩＤ、２Ｄ、３Ｄと共有メ
モリー５のデータバス５Ｄとの間に設けられたゲートで
ある。４１，４２．４３は、それぞれＣＰＵＩ、２．３
に対応したアドレスデコーダ７１．７２．７３より出力
された、共有メモリーの利用要求信号であり、バスアー
ビター６に入力される。また、９１，９２．９３はバス
アービター６から出力される共有メモリーの利用許可信
号であり、９１はＣＰＵＩのメモリーサイクルの完了を
制御すると共に、ゲート８１Ａ、８１Ｄを開く制御も行
う。９２はＣＰＵ２のメモリーサイクルの完了と、ゲー
ト８２Ａ、８２１）の制御を、９３はＣＰ Ｕ ３のメ
モリーサイクルの完了と、ゲート８３Ａ、８３Ｄの制御
を行なう。
のできるマイクロプロセッサ−（以下、ＣＰＵと記す）
である。５は共有メモリー、６はバスアービター、７１
，７２．７３はそれぞれＣＰＵＩ、２．３に対応したア
ドレスデコーダである。８１Ａ、８２Ａ、８３Ａはそれ
ぞれＣＰＵＩ、２３のアドレスバスＩＡ、２Ａ、３Ａと
共有メモリ−５のアドレスバス５Ａとの間に設けられた
ゲートであり、８１Ｄ、８２Ｄ、８３Ｄは、それぞれＣ
ＰＵ１，２．３のデータバスＩＤ、２Ｄ、３Ｄと共有メ
モリー５のデータバス５Ｄとの間に設けられたゲートで
ある。４１，４２．４３は、それぞれＣＰＵＩ、２．３
に対応したアドレスデコーダ７１．７２．７３より出力
された、共有メモリーの利用要求信号であり、バスアー
ビター６に入力される。また、９１，９２．９３はバス
アービター６から出力される共有メモリーの利用許可信
号であり、９１はＣＰＵＩのメモリーサイクルの完了を
制御すると共に、ゲート８１Ａ、８１Ｄを開く制御も行
う。９２はＣＰＵ２のメモリーサイクルの完了と、ゲー
ト８２Ａ、８２１）の制御を、９３はＣＰ Ｕ ３のメ
モリーサイクルの完了と、ゲート８３Ａ、８３Ｄの制御
を行なう。
次に、」二記実施例の動作について説明する。第２図に
おいて、ＣＰ、Ｕｌが共有メモリー５を利用しようとし
て、アドレスバスＩＡに、共有メモリーのアドレス信号
を出力すると、アドレスデコーダ７１は間もなくバスア
ービター６に対し、共有メモリーの利用要求信号４１を
出力する。バスアービター６は常に共有メモリーの利用
要求信号をチェックしており、利用要求があればその入
力に対応した利用許可信号９１を出力する。共有メモリ
ー利用許可信号９１により、アドレスバス用のゲート８
１Ａ及びデータバス用・ゲート８１Ｄが開かれ、それぞ
れ共有メモリー５のアドレスバス５ＡとＣ’Ｐ Ｕ １
のアドレスバスＩＡ、共有メモリー５のデータバス５Ｄ
とＣＰＵＩのデータバスＩＤが直結され、ＣＰＵ１が共
有メモリー５を利用することができるようになる。一方
、共有メモリーの利用許可信号９１は、ＣＰＵＩのメモ
リーサイクルを完了させる。ＣＰＵ２またはＣＰ！３が
共有メモリー５を利用する場合も、同様な動作が行なわ
れる。
おいて、ＣＰ、Ｕｌが共有メモリー５を利用しようとし
て、アドレスバスＩＡに、共有メモリーのアドレス信号
を出力すると、アドレスデコーダ７１は間もなくバスア
ービター６に対し、共有メモリーの利用要求信号４１を
出力する。バスアービター６は常に共有メモリーの利用
要求信号をチェックしており、利用要求があればその入
力に対応した利用許可信号９１を出力する。共有メモリ
ー利用許可信号９１により、アドレスバス用のゲート８
１Ａ及びデータバス用・ゲート８１Ｄが開かれ、それぞ
れ共有メモリー５のアドレスバス５ＡとＣ’Ｐ Ｕ １
のアドレスバスＩＡ、共有メモリー５のデータバス５Ｄ
とＣＰＵＩのデータバスＩＤが直結され、ＣＰＵ１が共
有メモリー５を利用することができるようになる。一方
、共有メモリーの利用許可信号９１は、ＣＰＵＩのメモ
リーサイクルを完了させる。ＣＰＵ２またはＣＰ！３が
共有メモリー５を利用する場合も、同様な動作が行なわ
れる。
次に、ＣＰＵＩ、ＣＰＵ２およびＣＰＴＪ３が同時に、
共有メモリー５を利用しようとした場合、それぞれのＣ
ＰＵのアドレスバスを通じ、アドレスデコーダ７１．７
２および７３から、共有メモリーの利用要求信号４１．
４２および４３が出されるが、バスアービター６は第３
図の様な構成となっているので、共有メモリーの利用許
可信号は９１にしか出力されない。従って、ＣＰＵＩの
アドレスバス用ゲート８１Ａ及びデータバス用ゲート８
１Ｄｔ、か開かれないので、バスの競合は起こらない。
共有メモリー５を利用しようとした場合、それぞれのＣ
ＰＵのアドレスバスを通じ、アドレスデコーダ７１．７
２および７３から、共有メモリーの利用要求信号４１．
４２および４３が出されるが、バスアービター６は第３
図の様な構成となっているので、共有メモリーの利用許
可信号は９１にしか出力されない。従って、ＣＰＵＩの
アドレスバス用ゲート８１Ａ及びデータバス用ゲート８
１Ｄｔ、か開かれないので、バスの競合は起こらない。
共有メモリーの利用許可信号９１によシ、前述の如（Ｃ
ＰＵＩのメモリーサイクルが完了する。
ＰＵＩのメモリーサイクルが完了する。
この間、ＣＰｊＪ２及びＣＰＵ３には共有メモリーの利
用許可信号が無いので、メモリーサイクルは延長され、
共有メモリーの利用が待たされる。
用許可信号が無いので、メモリーサイクルは延長され、
共有メモリーの利用が待たされる。
ＣＰ Ｕ １のメモリーサイクルが完了すると残された
利用要求信号４２及び４３とから、バスアービター６は
共有メモリーの利用許可信号９２を出力し、ＣＰＵ２に
対し共有メモリーの利用を可能にする。ＣＰＵ２が、メ
モリーサイクルを完了すると、バスアービター６は、共
有メモリーの利用許可信号９３を出力し、ＣＰＵ３に共
有メモリーを利用させ、メモリーサイクルを完了させる
。
利用要求信号４２及び４３とから、バスアービター６は
共有メモリーの利用許可信号９２を出力し、ＣＰＵ２に
対し共有メモリーの利用を可能にする。ＣＰＵ２が、メ
モリーサイクルを完了すると、バスアービター６は、共
有メモリーの利用許可信号９３を出力し、ＣＰＵ３に共
有メモリーを利用させ、メモリーサイクルを完了させる
。
次に第３図を用いて、バスアービターの構成と動作を説
明する。第３図において、６１はプライオリティエンコ
ーダといわれる論理回路であり、入力には共有メモリー
の利用要求信号が使用される。そして、その入力と出力
の関係は第４図に示す通りである。６２はデコーダとい
われる論理回路であシ、入力端にはプライオリティエン
コーダ６１の出力端が接続されておシ、デコード出力は
共有メモリーの利用許可信号として使われる。すなわち
、この場合の入力と出力の関係は第５図に示す通りであ
る。
明する。第３図において、６１はプライオリティエンコ
ーダといわれる論理回路であり、入力には共有メモリー
の利用要求信号が使用される。そして、その入力と出力
の関係は第４図に示す通りである。６２はデコーダとい
われる論理回路であシ、入力端にはプライオリティエン
コーダ６１の出力端が接続されておシ、デコード出力は
共有メモリーの利用許可信号として使われる。すなわち
、この場合の入力と出力の関係は第５図に示す通りであ
る。
今、プライオリティエンコーダ６１０入力のうち、１つ
だけに共有メモリーの利用要求信号が入った場合には、
その入力に対応した第４図に示す工／コード出力が出力
され、その出力はデコーダ６２を通して第５図に示すよ
うにデコードされるので、共有メモリーの利用要求に対
応した利用許可が出される。
だけに共有メモリーの利用要求信号が入った場合には、
その入力に対応した第４図に示す工／コード出力が出力
され、その出力はデコーダ６２を通して第５図に示すよ
うにデコードされるので、共有メモリーの利用要求に対
応した利用許可が出される。
次に、プライオリティエンコーダ６１の入力に、共有メ
モリーの複数の利用要求信号が入った場合は、優先度の
高い入力のみがエンコードされ、デコーダ６２に送られ
る。従って、前述の説明の如く順番に共有メモリーの利
用許可が出る。
モリーの複数の利用要求信号が入った場合は、優先度の
高い入力のみがエンコードされ、デコーダ６２に送られ
る。従って、前述の説明の如く順番に共有メモリーの利
用許可が出る。
発明の効果
以上、実施例より明らかなように本発明は、複数のマイ
クロプロセッサーに対し、簡単な１つのバスアービター
を用いて、マイクロプロセッサ−のメモリーサイクルの
完了制御するようにしたものであり、１組の共有メモリ
ーを、複数のマイクロプロセッサー間で共有でき、従来
にくらべ大幅に部品点数を削減することができ、コスト
の大幅な低減が可能であるという利点を有する。そして
本発明によれば、従来のようにセマフォレジスタを全く
必要とせず、したがってマイクロプロセッサのプログラ
ミングに際しても共有メモリーの利用権を獲得、放棄の
だめの処理をいちいち設ける必要がなくなり、全体とし
てそのプログラムが非常に簡単になるという利点を有す
る。
クロプロセッサーに対し、簡単な１つのバスアービター
を用いて、マイクロプロセッサ−のメモリーサイクルの
完了制御するようにしたものであり、１組の共有メモリ
ーを、複数のマイクロプロセッサー間で共有でき、従来
にくらべ大幅に部品点数を削減することができ、コスト
の大幅な低減が可能であるという利点を有する。そして
本発明によれば、従来のようにセマフォレジスタを全く
必要とせず、したがってマイクロプロセッサのプログラ
ミングに際しても共有メモリーの利用権を獲得、放棄の
だめの処理をいちいち設ける必要がなくなり、全体とし
てそのプログラムが非常に簡単になるという利点を有す
る。
第１図は従来の共有メモリーの制御方法を説明するだめ
のブロック図、第２図は本発明の一実施例における共有
メモリーの制御方法を示したブロック図、第３図は上記
実施例に使用するバスアービターのブロック図、第４図
、第５図はそれぞれバスアービターに使用するプライオ
リティエンコーダー及びデコーダの真理値を示す説明図
である。 １．２．３・・・ＣＰＵ、５・・・共有メモリー、６・
・・バスアービター、７１，７２．７３・・・アドレス
デコーダ、８１Ａ、８２Ａ、８３Ａ、８１Ｄ、８２Ｄ、
８３Ｄ・・・グー）、４１．４２．４３・・・共有メモ
リー利用要求信号、９１，９２．９３・・・共有メモリ
ー利用許可信号、ＩＡ、２Ａ、３Ａ、５Ａ・・・アドレ
スバス、ＩＤ、２Ｄ、３Ｄ、５Ｄ・・・データバス、６
１・・・プライオリティエンコーダ、６２・・・デコー
ダ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図
のブロック図、第２図は本発明の一実施例における共有
メモリーの制御方法を示したブロック図、第３図は上記
実施例に使用するバスアービターのブロック図、第４図
、第５図はそれぞれバスアービターに使用するプライオ
リティエンコーダー及びデコーダの真理値を示す説明図
である。 １．２．３・・・ＣＰＵ、５・・・共有メモリー、６・
・・バスアービター、７１，７２．７３・・・アドレス
デコーダ、８１Ａ、８２Ａ、８３Ａ、８１Ｄ、８２Ｄ、
８３Ｄ・・・グー）、４１．４２．４３・・・共有メモ
リー利用要求信号、９１，９２．９３・・・共有メモリ
ー利用許可信号、ＩＡ、２Ａ、３Ａ、５Ａ・・・アドレ
スバス、ＩＤ、２Ｄ、３Ｄ、５Ｄ・・・データバス、６
１・・・プライオリティエンコーダ、６２・・・デコー
ダ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図
Claims (1)
- メモリーサイクルの延長のできる複数のマイクロプロセ
ッサ−と、個々のマイクロプロセッサ−に対応したアド
レスデコーダと、個々のマイクロプロセッサ−に対応し
たバス用ゲートと、１組の共有メモリーと、１つのバス
アービターとからなり、個々のアドレスデコーダの出力
を、共有メモリーの利用要求としてバスアービターに入
力し、バスアービターからは唯一つのマイクロプロセッ
サ−にのみ、共有メモリーの利用権を与えて、そのメモ
リーサイクルを完了させ、その間同時に共有メモリーの
利用要求が出ているマイクロプロセッサ−のメモリーサ
イクルは完了させず、ノ（イア−ビターの調停機能によ
シ、１つづつマイクロプロセッサ−のメモリーサイクル
を完了させていくようにした共有メモリーの制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7797384A JPS60221863A (ja) | 1984-04-18 | 1984-04-18 | 共有メモリ−の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7797384A JPS60221863A (ja) | 1984-04-18 | 1984-04-18 | 共有メモリ−の制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60221863A true JPS60221863A (ja) | 1985-11-06 |
Family
ID=13648843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7797384A Pending JPS60221863A (ja) | 1984-04-18 | 1984-04-18 | 共有メモリ−の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60221863A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0368099A (ja) * | 1989-08-08 | 1991-03-25 | Matsushita Electric Ind Co Ltd | ナンバープレート認識装置 |
| JPH0371398A (ja) * | 1989-08-11 | 1991-03-27 | Matsushita Electric Ind Co Ltd | ナンバープレート認識装置 |
| WO2004040451A1 (ja) * | 2002-10-29 | 2004-05-13 | Kabushiki Kaisha Forks | システムコントローラ、コントロールシステムおよびシステムコントロール方法 |
-
1984
- 1984-04-18 JP JP7797384A patent/JPS60221863A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0368099A (ja) * | 1989-08-08 | 1991-03-25 | Matsushita Electric Ind Co Ltd | ナンバープレート認識装置 |
| JPH0371398A (ja) * | 1989-08-11 | 1991-03-27 | Matsushita Electric Ind Co Ltd | ナンバープレート認識装置 |
| WO2004040451A1 (ja) * | 2002-10-29 | 2004-05-13 | Kabushiki Kaisha Forks | システムコントローラ、コントロールシステムおよびシステムコントロール方法 |
| JPWO2004040451A1 (ja) * | 2002-10-29 | 2006-03-02 | 株式会社フォークス | システムコントローラ、コントロールシステムおよびシステムコントロール方法 |
| US7343436B2 (en) | 2002-10-29 | 2008-03-11 | Kabushiki Kaisha Forks | Synchronous electronic control system and system control method |
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