JP2700144B2 - マルチプル・バス・インターフェース・アダプタ - Google Patents

マルチプル・バス・インターフェース・アダプタ

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JP2700144B2
JP2700144B2 JP6218786A JP21878694A JP2700144B2 JP 2700144 B2 JP2700144 B2 JP 2700144B2 JP 6218786 A JP6218786 A JP 6218786A JP 21878694 A JP21878694 A JP 21878694A JP 2700144 B2 JP2700144 B2 JP 2700144B2
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges

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  • General Engineering & Computer Science (AREA)
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  • Information Transfer Systems (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はパーソナル・コンピュー
タに関し、特に、異なるバス・アーキテクチャをもつコ
ンピュータ同士を任意のアーキテクチャによる単一のバ
スで接続するために利用できるアダプタ・カードのイン
プリメンテーションに関する。
【０００２】
【従来の技術】ＩＢＭ（登録商標）のパーソナル・コン
ピュータのファミリーは標準として確立されており、数
多くのコンピュータ企業により採用されてきた。ＰＣバ
スに対して用いられた最初のパーソナル・コンピュータ
に続いて、パーソナル・コンピュータＡＴがやはりＩＢ
Ｍにより導入されたが、いわゆるＡＴアーキテクチャと
称されるやや異なるアーキテクチャを用いていた。この
アーキテクチャは、ＩＢＭパーソナル・コンピュータＡ
Ｔ、ＩＢＭパーソナル・コンピュータのモデル２５及び
３０並びに他のＩＢＭコンピュータ、そして全世界の多
くの企業により製造されるパーソナル・コンピュータに
おいて使用されてきた。ＡＴバスは、パーソナル・コン
ピュータに対するＩＳＡ標準として認められてきた。Ａ
Ｔアーキテクチャの導入に続いてＩＢＭは、マイクロチ
ャネル・アーキテクチャ又は通常マイクロ・チャネル・
バス（Micro Channel Bass）と称されるアーキテクチャ
を導入した。このバスは、特にＩＢＭのＰＳ／２（登録
商標）のモデル５０、５５、６０、７０、８０、９０、
９５において、及び他の企業により製造されたコンピュ
ータにおいて用いられた。この進んだアーキテクチャの
次の進展は、電子回路及びメモリの細密化においてなさ
れ、それによって極めて大量のデータを小さなフォーマ
ットに記憶することが可能となり、そしてＰＣＭＣＩＡ
アーキテクチャが創出された。ＥＩＳＡアーキテクチ
ャ、ＰＣＩアーキテクチャ及びＶＥＳＡアーキテクチャ
等の他のアーキテクチャも開発された。異なるアーキテ
クチャは、コンピュータ・マイクロプロセッサ機能の改
良に対応して改良されたものである。
【０００３】異なるバス・アーキテクチャのためのアク
セサリ・ボードの設計にフレキシビリティをもたせるた
めには、単一の集積回路をこれらのバスのいずれにも適
合可能とすることによって、例えば同じ集積回路を用い
て赤外通信アダプタをＡＴバス、ＭＣＡバス又はＰＣＭ
ＣＩＡバスのために構築できることが望まれる。これに
よって、各々のバス用のＩＣを開発する必要性が少なく
なることだろう。
【０００４】
【発明が解決しようとする課題】現在のところ、１つの
ＩＣであって、いくつかの異なるバス・アーキテクチャ
用の同じ製品を製造するにあたって使用可能であるよう
なマルチバス・インターフェース・アダプタを開示する
文献は見あたらない。
【０００５】
【課題を解決するための手段】本発明は、異なるアーキ
テクチャを有するシステム同士を共通の拡張オプション
へ接続するために使用可能な、例えばモジュール又は集
積回路のような回路を提供する。
【０００６】基本的に本発明は、任意の数のアーキテク
チャによるバス上を伝搬される信号を、アダプタ・カー
ド又はモジュール上でローカルに使用される標準化され
たバス・プロトコルへ変換して、例えばアダプタ・カー
ド上の表示装置ドライバ等の機能デバイスに対してバス
との接続を可能とするような回路を提供する。
【０００７】本発明の一態様は、マルチプル・バス・イ
ンターフェース・アダプタ、又はデータ処理装置のバス
への接続のためのモジュールを提供する。このアダプタ
は、動作に関して複数のバス・アーキテクチャのいずれ
へも接続するための共通のインターフェース又はライン
群を備えている。このインターフェース・アダプタは、
（ａ）データ処理装置のバスからの制御信号を受入れる
ための制御インターフェースと、（ｂ）データ処理装置
からのアドレス信号を受入れるためのアドレス・インタ
ーフェースと、（ｃ）データ処理装置からのデータ信号
を受入れるためのデータ・インターフェースとを備えて
いる。
【０００８】このデータ処理装置のバス・アーキテクチ
ャを識別するためにバス識別装置が与えられる。また、
バス識別装置に応答するバス・プロトコル・デコーダも
設けられる。
【０００９】デコーダは、制御インターフェースからそ
の入力を取入れ、そして出力として、データ処理装置に
よりアクセスされるローカル機能素子が利用するために
データ処理バス制御信号から導かれる標準化されたロー
カル制御信号を生成するべく適用される。
【００１０】インターフェースとしては、アーキテクチ
ャ的かつ機能的要求に依存する双方向性のものが可能で
ある。バス・プロトコル・デコーダは、バス識別装置に
応答して制御インターフェースからの制御信号からプロ
トコル固有の制御信号を取出し可能であることが有利で
ある。
【００１１】また、制御インターフェースからの制御信
号によりイネーブルになる透過的なラッチを用いるアド
レス・インターフェースに接続されたアドレス捕捉論理
を用いて、ローカル機能素子に対して標準化されたロー
カル・アドレスを与えることができる。
【００１２】さらに、標準化ローカル・アドレスに応答
するローカル機能イネーブル論理は、ローカル機能素子
へのアクティブ化信号を与えることができる。ローカル
機能イネーブル論理は、データ処理装置へのフィードバ
ックを与えることができる。
【００１３】このフィードバックには、標準化ローカル
・アドレス及び対応する標準化ローカル制御信号の受信
確認を含めることができる。確認信号には、標準化ロー
カル制御信号及びアドレス信号により開始された機能の
完了を示すローカル機能素子からの確認信号を含めるこ
とができる。バス識別装置は、ローカル機能素子へバス
の識別を搬送することができる。
【００１４】
【実施例】図１は、本発明の実施例である。図示のアダ
プタ１は、制御部６、アドレス部７及びデータ部８から
なるコンピュータ・システム・バスへの接続のためのイ
ンターフェース・ライン２、３、４を備えている。アダ
プタ１は、コンピュータ・システムからローカル機能素
子９へのインターフェースを目的としたもので、このア
ダプタは、ローカル制御バス１０、ローカル・アドレス
・バス１１及びローカル・データ・バス１２からなるロ
ーカル・バスを備えておりこれらのバスはローカル機能
素子９へ接続される。
【００１５】アダプタ１は、さらに、共通制御入力受信
回路１３、バス・プロトコル・デコーダ論理１４、ロー
カル機能イネーブル論理１５、アドレス捕捉論理１６、
データ経路指定論理１７、プラットフォーム特定論理１
８及びバス識別論理１９を備えている。
【００１６】図１の本発明の実施例は、ＩＳＡバス、マ
イクロチャネル・バス又はＰＣＭＣＩＡバスの仕様のい
ずれにも適合するべく設計されている。図示の実施例
は、これが接続されるコンピュータ・システムに対する
メモリ及びＩ／Ｏスレーブのインプリメンテーションで
ある。アダプタ１へのアクセスは、ローカル機能素子９
へ渡される。当業者であれば、本明細書に記載の原理を
拡張することによりシステム機能（例えばＤＭＡや割込
み）のさらに包括的な利用に対するサポートが可能であ
ることは自明であろう。
【００１７】図１の実施例における動作の概要は、以下
のとおりである。バス・サイクルがコンピュータ・シス
テム・バス上で実行されるとき、アダプタ１は、サポー
トされるローカル機能に関して現在のバス・サイクルの
有効性を判断する。これには、実行されるサイクル形
式、例えば、メモリ読取り、メモリ書込み、Ｉ／Ｏ読取
り又はＩ／Ｏ書込みを判断するために入力制御信号をデ
コード（復号化）することが含まれる。メモリ・アクセ
スの場合のシステム・アドレス７のデコードは、いずれ
も、システムによりアクセスされるアドレス範囲がロー
カル機能素子９に割当てられた範囲内にあるか否かを判
断するために行われる。Ｉ／Ｏアクセスの場合、アダプ
タ回路は、アクセスされるＩ／Ｏポートがローカル機能
素子に割当てられているか否かを判断するためにシステ
ム・アドレスをデコードする。有効なサイクル形式が検
出されているときシステム・アドレス上に有効なアドレ
スが検出されると、アダプタ１は、ローカル機能素子９
へのサイクル・アクティブ・ライン２０上のＣＹＣＬＥ
＿ＡＣＴＩＶＥ信号をアクティブとし、さらにこれに伴
って、ローカル制御バス１０上の標準化ローカル制御信
号及びローカル・アドレス・バス１１上の標準化ローカ
ル・アドレス信号が出される。アダプタ１はまた、イン
ターフェースされる特定のシステムにより要求された必
要なフィードバック信号をコンピュータ・ホスト・シス
テムに対して発生する。このような重要なフィードバッ
ク信号の１つが、ライン２１上のＣＹＣＬＥ＿ＥＸＴＥ
ＮＤ信号（これは、ＩＳＡバス及びマイクロチャネル・
バスにおいてはＩＯＣＨＲＤＹであり、ＰＣＭＣＩＡに
おいてはＷＡＩＴ−である）であり、この信号は、ロー
カル機能素子９が要求された動作又はトランザクション
を完了する（ローカル機能素子により発生されるサイク
ル・エンド・ライン５１上のＣＹＣＬＥ＿ＥＮＤ信号に
より示される）までシステム・バス・サイクルを延長す
るためにアダプタ１により利用される。
【００１８】ローカル機能素子９が、全てのプラットフ
ォーム上でゼロ待ち状態素子である（言替えるならば、
最速システム・サイクル時間に適合できる）場合には、
ＣＹＣＬＥ＿ＥＮＤ信号の機能が必要ないことは明らか
であろう。しかしながら、ローカル機能素子９がシステ
ム・アクセスに応答するために様々な時間を要するよう
な（例えば、ローカル機能がローカル直接メモリ・アク
セス又はＤＭＡの形で実現される）場合には、ローカル
機能素子９が現在のシステム・サイクルについて終了し
すなわち動作を完了すべき状態であることを示すためＣ
ＹＣＬＥ＿ＥＮＤ信号がローカル機能素子９によって用
いられる。例えば、ローカル機能素子がローカルＤＭＡ
動作を実行している間にシステム・アクセスが開始され
たと想定すると、そのシステム・サイクルの完了は、ロ
ーカルＤＭＡ動作が完了してローカル資源がホストの待
機中のサイクルに対して許可されるまで遅延されなけれ
ばならない。
【００１９】本実施例において、３つのシステム・バス
とのインターフェースを統合するべく努力しているよう
に、仕様適合性を維持するためにプラットフォーム固有
の要求があるときには、例えば論理１８のようなプラッ
トフォーム固有論理が必要となる。
【００２０】例えば、マイクロチャネル・アーキテクチ
ャは、拡張カード資源（例えば、メモリ又はＩ／Ｏアド
レス範囲）割当てのためにプログラマブル・オプション
・セレクト（ＰＯＳ）レジスタを利用することを特徴と
しており、マイクロチャネル・アダプタ設計に通じてい
る者であれば、これらのインプリメンテーションや応用
についても周知であろう。
【００２１】ＩＳＡアーキテクチャでの資源割当ては、
通常、本実施例におけるようなＩＳＡインターフェース
へ接続されるオンボードのディップ・スイッチにより行
われる。ＩＳＡアダプタ設計を熟知していれば、この技
術の変形や応用についても周知であろう。
【００２２】ＰＣＭＣＩＡでは、（ＰＣＭＣＩＡ仕様適
合が望ましい場合は）資源割当て及び何らかのＰＣＭＣ
ＩＡ特有の機能を制御するために用いられる属性メモリ
が、独自でかつ強制的なメモリ空間にある。ＰＣＭＣＩ
Ａアーキテクチャに通じた者であれば属性メモリのＰＣ
ＭＣＩＡコンフィギュレーション・レジスタ及びカード
情報構造（ＣＩＳ）のインプリメンテーション及び応用
は周知であろう。
【００２３】図７は、入力ピン（又はバス・ライン）２
（入力１、入力２、入力３、入力４、入力５及び入力
６）を介してホスト制御信号を受信する共通制御入力受
信回路１３が、３組の信号すなわち内部ＩＳＡ制御２
２、内部ＭＣＡ制御２３及び内部ＰＣＭＣＩＡ制御２４
を発生するためにどのように利用されるかを示してい
る。
【００２４】図２を参照すると、バス・プロトコル・デ
コーダ論理１４が、その入力として内部ＩＳＡ制御２
２、内部ＭＣＡ制御２３及び内部ＰＣＭＣＩＡ制御２４
を受信し、そしてその出力として標準化ローカル制御１
０及びプラットフォーム固有制御２５を出す。バス・プ
ロトコル・デコーダ論理は、ＰＣＭＣＩＡバス・プロト
コル・デコーダ論理２６、ＭＣＡバス・プロトコル・デ
コーダ論理２８、ＩＳＡバス・プロトコル・デコーダ論
理２７及びプロトコル・デコーダ・ファネル２９から構
成されている。
【００２５】ＩＳＡバス・プロトコル・デコーダ論理２
７は、入力として内部ＩＳＡ制御２２を用い、そしてラ
イン３０上に出力する。図３は、ＩＳＡバス・プロトコ
ル・デコーダ論理２７の詳細を示している。
【００２６】さらに、図２を参照すると、ＭＣＡバス・
プロトコル・デコーダ論理２８は、ライン２３上から入
力を得て、ライン３１及び２５ａ上に出力する。図４
は、出力である３１及び２５ａの詳細を示している。図
４は、ＭＣＡバス・プロトコル・デコーダ論理２８の詳
細を示したものである。
【００２７】さらに、図２を参照すると、ＰＣＭＣＩＡ
バス・プロトコル・デコーダ論理２６は、入力としてラ
イン２４を用い、そしてライン３２及び２５ｂ上に出力
する。図５は、ＰＣＭバス・プロトコル・デコーダ論理
２６の詳細を示している。
【００２８】さらに、図２では、プロトコル・デコーダ
・ファネル２９が、ライン３０、３１及び３２を入力と
して用い、そして標準化ローカル制御ライン１０上に出
力する。図６は、プロトコル・デコーダ・ファネルの詳
細を示している。
【００２９】さらに、図２では、プラットフォーム固有
制御ライン２５が、ＰＣＭＣＩＡプロトコル・デコーダ
・プラットフォーム固有ライン２５ａ及びＭＣＡプロト
コル・デコーダ・プラットフォーム固有ライン２５ｂの
組合せであることがわかる。バス・プロトコル・デコー
ダ論理・プロトコル・デコーダの機能については、ＩＳ
Ａ、ＭＣＡ及びＰＣＭＣＩＡについて熟知している者に
は自明であろう。
【００３０】図３を参照すると、ＩＳＡプロトコル・デ
コーダ２７により発生される出力であるＩＳＡプロトコ
ル・デコーダ信号、ＩＳＡ＿ＲＥＡＤ、ＩＳＡ＿ＷＲＩ
ＴＥ、ＩＳＡ＿ＩＯＲＤ及びＩＳＡ＿ＩＯＷＲは、ＭＥ
ＭＲＤ−、ＭＥＭＷＲ−、ＩＯＲＤ−又はＩＯＷＲ−の
いずれか１つのみがスレーブ・サイクル中にアクティブ
となる点で、ＩＳＡバス・プロトコル・デコーダ論理の
仕様により互いに排他的である。これら４つの出力信号
の１つは、ＩＳＡスレーブ・メモリ読取り又は書込み動
作及びスレーブＩ／Ｏ読取り又は書込み動作の間に出さ
れることになる。
【００３１】図６を参照すると、これらのＩＳＡ出力信
号の１つがアクティブとなる場合に、ローカル制御信号
（ＬＯＣＡＬ＿ＲＥＡＤ−、ＬＯＣＡＬ＿ＷＲＩＴＥ
−、ＬＯＣＡＬ＿ＩＯＲＤ−又はＬＯＣＡＬ＿ＩＯＷＲ
−）が、対応する３入力ＮＯＲゲートの出力としてプロ
トコル・デコーダ・ファネル２９によってローカル制御
ライン１０上に出される。アクティブ化のためには、バ
ス３０上のＩＳＡ出力についての入力バスＩＳＡはハイ
でなければならず、アダプタ１がバス識別論理１９から
の入力の結果としてＩＳＡモードの動作中であることを
示している。ＩＳＡライン３３がローである場合は、４
つの信号ＩＳＡ＿ＲＥＡＤ、ＩＳＡ＿ＷＲＩＴＥ、ＩＳ
Ａ＿ＩＯＲＤ及びＩＳＡ＿ＩＯＷＲは、非アクティブ又
はローとなり、従って、ＬＯＣＡＬ＿ＲＥＡＤ−、ＬＯ
ＣＡＬ＿ＷＲＩＴＥ−、ＬＯＣＡＬ＿ＩＯＲＤ−及びＬ
ＯＣＡＬ＿ＩＯＷＲ−のいずれもアクティブとすること
ができない。
【００３２】図４及び図５には、対応するＰＣＭＣＩＡ
プロトコル・デコーダ２６及びマイクロチャネル・プロ
トコル・デコーダ２８が示されている。ＩＳＡプロトコ
ル・デコーダ２７におけると同様に、いずれのＭＣＡデ
コーダ出力信号３１又はＰＣＭＣＩＡデコーダ出力信号
３２が出される場合も、バス識別論理１９からそれぞれ
アクティブとなる対応するモード信号ＭＣＡ又はＰＣＭ
ＣＩＡを必要とする。さらに、マイクロチャネル・プロ
トコル・デコーダ論理２８は、２つの固有信号、ＭＣＡ
＿ＳＥＴＵＰ＿ＷＲ２５ａ(１)及びＭＣＡ＿ＳＥＴＲＰ
＿ＲＤ２５ａ(２)を発生する。これら２つの信号は、マ
ルチチャネル・システムにおけるシステム・コンフィギ
ュレーション動作中にプラットフォーム固有論理１８で
実行されるＰＯＳレジスタ（図示せず）アクセスの間に
のみ発生される。同様にＰＣＭＣＩＡプロトコル・デコ
ーダ論理２６は、２つの固有信号、ＡＴＴＲ＿ＲＤ２５
ｂ(２)及びＡＴＴＲ＿ＷＲ２５ｂ(１)を発生する。これ
ら２つの信号は、システムがＰＣＭＣＩＡ属性メモリ空
間へアクセスする間にのみ発生される。これらのプラッ
トフォーム固有制御信号２５ａ(１)、２５ａ(２)、２５
ｂ(１)、２５ｂ(２)は、本実施例においてはプラットフ
ォーム固有制御論理１８により利用される。マイクロチ
ャネル・プロトコル・デコーダ論理２８及びＰＣＭＣＩ
Ａプロトコル・デコーダ論理２６の双方について、全て
の出力は互いに排他的であり、すなわち一時に唯１つの
出力のみが論理的にアクティブになり得る。
【００３３】図８は、アドレス捕捉論理１６を示す。様
々なシステム・バスにより作られるシステム・アドレス
は、別々に捕捉される。ＰＣＭＣＩＡアドレスは、ＰＣ
ＭＣＩＡアーキテクチャを用いるコンピュータにより各
トランザクション中は一定に保持される。よって内部で
ラッチする必要はない。
【００３４】１６ビットのＩＳＡバスは、２４ビット・
アドレスを用いる（システム・アドレス０−２３）。シ
ステム・アドレス０−１９（ＳＡ［１９：０］）は、標
準８ビットＩＳＡコネクタ（図示せず）を通して与えら
れ、システム・アクセスの間は一定である。ＩＳＡシス
テム・アドレス２０−２３（ＬＡ［２３：２０］）は一
定ではなく、従ってシステムによりローカル・インター
フェース・アダプタ１に対してラッチされなければなら
ない。マイクロチャネル・アーキテクチャはシステム・
アドレス０−２３（［２３：０］）を用い、これらは全
て一定ではなく、従ってシステムによりローカル・イン
ターフェース・アダプタ１に対してラッチされなければ
ならない。
【００３５】ＩＳＡアドレスは、ＩＳＡバス信号ＢＡＬ
Ｅ２２ａ（バス・アドレス・ラッチ・イネーブル）を用
いてラッチされ、そしてマイクロチャネル・アドレス
は、ＭＣＡバス信号ＡＤＬ−２３ａ（アドレス・ラッ
チ）によりラッチされる。これらのアクティブ信号（Ｂ
ＡＬＥ又はＡＤＬ−）及びその適切なレベルは、ＩＳＡ
（ＢＡＬＥを用いる）又はＭＣＡ（ＡＤＬ−を用いる）
のいずれへインターフェースされるアーキテクチャであ
るかによってバス識別論理１９から出力されるＭＣＡ出
力の状態の基づいてアドレス捕捉論理１６により選択さ
れる。アドレス捕捉論理１６はさらに、どのアドレスを
用いるべきかを選択する。すなわちＰＣＭＣＩＡに対し
てはラッチされないアドレスＳＡ［２３：０］を、ＭＣ
Ａに対してはラッチされたアドレスＳＡ＿Ｌ［２３：
０］を、そしてＩＳＡに対しては組合わされたアドレス
（ラッチされたＳＡ＿Ｌ［２３：２０］とラッチされな
いＳＡ［１９：０］）を選択することにより、ＡＤＤＲ
［２３：０］を発生し、これはローカル機能素子９の要
求によりローカル・アドレス・バス１１上からローカル
機能素子９へ送られる。
【００３６】図９では、データ経路指定論理１７が入力
バッファ３６及びローカル・データ出力ドライバ３状態
バッファ３８を介してシステム・データをローカル・デ
ータへ接続し、また、ローカル・データ入力バッファ３
９がシステム・データ出力ドライバ３状態バッファ３７
及び３状態バッファ４０を介してローカル・データをシ
ステムへ転送することが示されている。システム・バス
５との間のデータ転送のプロセスは以下のとおりであ
る。書込み動作の場合は、システム・データがアダプタ
１のシステム・データ・ピン２において受信され、デー
タ経路指定論理１７を介してローカル・データ・バス１
２へ経路指定される。あるいは、読取り動作の場合は、
ローカル・データがアダプタ１のローカル・データ・ラ
イン１２において受信され、データ経路指定論理１７を
介して経路指定されてシステム・データ・バス５上に出
される。プラットフォーム固有動作はローカル・データ
・バス１２とは独立して発生し、システム・バス５との
間でデータが交換される。
【００３７】データは、システム・データ入力バッファ
３６を介してプラットフォーム固有論理１８へ送ること
ができる。データは、プラットフォーム固有論理１８か
らシステム・データ・バス８へ３状態バッファ４１及び
システム・データ出力ドライバ３状態バッファ３７を介
して送ることができる。３状態ドライバ３７及び４０
は、ローカル・データ・バス１２からのデータ読取りの
間にシステムによりイネーブルとされる。３状態ドライ
バ３７及び４０は、システムによるプラットフォーム固
有データの読取りの間にイネーブルとされる。ドライバ
３８は、システムによるローカル・データ・バスへの書
込みの際にイネーブルとされる。
【００３８】図１０は、バス識別論理１９を示してお
り、これはモード・ピン４２への入力条件によってアダ
プタ１により使用されるＩＳＡ、ＭＣＡ及びＰＣＭＣＩ
Ａの各信号を発生する。これらの信号が、いずれの箇所
においても一時に唯１つのみがハイになり得ることから
互いに排他的であることがわかる。
【００３９】図１１は、有効なシステム・サイクルを発
生するために、また対応するＣＹＣＬＥ＿ＥＸＴＥＮＤ
信号及びＣＹＣＬＥ＿ＡＣＴＩＶＥ信号を発生するため
に、捕捉されたアドレス（ＡＤＤＲ［２３：０］）を関
連するローカル制御バス１０上のローカル制御信号（Ｌ
ＯＣ＿ＲＥＡＤ−、ＬＯＣ＿ＷＲＩＴＥ−、ＬＯＣ＿Ｉ
ＯＲＤ−及びＬＯＣ＿ＩＯＷＲ−）について実行される
デコードを示している。捕捉されたシステム・アドレス
（ＡＤＤＲ［２３：０７］）は、ＩＳＡ及びマイクロチ
ャネルの双方のアーキテクチャにおけるメモリ及びＩ／
Ｏについてサポートされるアドレス範囲と対比される。
２つの間の違いは、サポートされるアドレス範囲のソー
スである。ＩＳＡモードにおける動作の場合は、外部ス
イッチの設定（図１１のＩＳＡ＿ＳＷＩＴＣＨ５２バ
ス）が、システム・アドレス範囲 HEX C0000-HEX DFFFF
（通常、Ｃセグメント及びＤセグメントと呼ばれる）内
の１６個の８キロバイト領域の１つにアクセス可能なロ
ーカルメモリのウィンドウ（例えば、８キロバイト）を
指定するために用いられる。すなわち、HEX C0000、HEX
C2000、HEXC4000...というように１６進数HEX 2000ず
つの増分はメモリ空間における８キロバイトの区切りに
相当する。同じ動作がマイクロチャネル・アーキテクチ
ャにおいても実行されるが、割当てられるアドレス範囲
が、プラットフォーム固有論理１８内のＰＯＳレジスタ
であるＭＣＡ＿ＰＯＳ５３の内容によって決定される点
が異なる。本実施例では、このアドレス範囲は、Ｃセグ
メント及びＤセグメント内の１６個の８キロバイト領域
の１つに８キロバイトのウィンドウを定める。
【００４０】ＰＣＭＣＩＡアーキテクチャでは、このア
ドレス有効化動作は不要である。Ｉ／Ｏアクセスの場合
は、与えられたシステム・アドレスが、Ｉ／Ｏ空間のア
クティブな１６バイトのブロック内にあるか否かを判断
するために上記と同じ手法が用いられる。本実施例にお
けるＩ／Ｏ空間のアクティブなブロックは、HEX 300、H
EX 310、HEX 320、HEX 340、HEX 350、HEX 360又はHEX
370の８個の１６バイト領域の１つである。再び、この
アクティブ設定は、ＩＳＡにおいてはＤＩＰスイッチの
設定（例えば、アダプタ１の外部）により決定され、そ
してマイクロチャネルにおいてはＰＯＳレジスタの設定
により決定される。ＣＹＣＬＥ＿ＡＣＴＩＶＥ信号は、
有効システム・サイクル条件が検出される限りはアクテ
ィブである。ＣＹＣＬＥ＿ＥＸＴＥＮＤ信号波、ＣＹＣ
ＬＥ＿ＡＣＴＩＶＥ信号がありかつＣＹＣＬＥ＿ＥＮＤ
信号がない場合にシステムへのフィードバックとして出
される。当業者であれば、ＣＹＣＬＥ＿ＥＮＤ信号を毎
回アクティブとしてシステムへのＣＹＣＬＥ＿ＥＸＴＥ
ＮＤの送出をしないことにより、インターフェースのゼ
ロ待ち状態動作が可能となることは自明であろう。
【００４１】図１乃至図９に示されるプラットフォーム
固有論理１８（データ経路指定論理）は、マイクロチャ
ネルＰＯＳレジスタ、ＰＣＭＣＩＡ属性メモリ並びに本
実施例のＩＳＡシステムにおいてアクティブなシステム
・メモリ及びＩ／Ｏの範囲を決定する外部ＤＩＰスイッ
チの利用等の、プラットフォーム固有の要求をサポート
するために用いられる。プラットフォーム固有論理のイ
ンプリメンテーションの詳細については記載しないが、
この論理の内容がそれぞれのバス仕様を構成しているこ
とは当業者であれば自明であろう。プラットフォーム固
有論理１８へのアクセスは、プラットフォーム固有制御
信号２５及び必要であれば捕捉されたシステム・アドレ
ス・ライン１１のデコードにより制御できる。プラット
フォーム固有論理１８の詳細なインプリメンテーション
は、アダプタの性能に望まれる細部に依存する。本発明
は、ここに記載された特定の実施例に限定されるもので
はない。本発明の範囲から逸脱することなく多くの変形
が可能であろう。
【００４２】
【００４３】
【００４４】
【発明の効果】本発明により、１つのＩＣであって、複
数の異なるバス・アーキテクチャ用の同じ製品を製造す
るにあたって使用可能であるようなマルチバス・インタ
ーフェース・アダプタが提供される。
【図面の簡単な説明】
【図１】本発明によるシステムの全体図である。
【図２】バス・プロトコル・デコーダ論理を示した図で
ある。
【図３】ＩＳＡバス・プロトコル・デコーダ論理を示し
た図である。
【図４】ＭＣＡバス・プロトコル・デコーダ論理を示し
た図である。
【図５】ＰＣＭＣＩＡバス・プロトコル・デコーダ論理
を示した図である。
【図６】プロトコル・デコーダ・ファネルを示した図で
ある。
【図７】共通制御入力受信回路を示した図である。
【図８】アドレス捕捉論理の図である。
【図９】データ経路指定論理の図である。
【図１０】モード選択論理（バス識別）の図である。
【図１１】システム・アクセス検出論理（ローカル機能
イネーブル論理）の図である。
【符号の説明】
１ マルチプル・バス・インターフェース・アダプタ ５ コンピュータ・システム・バス ６ 制御信号 ７ アドレス信号 ８ データ信号 ９ ローカル機能素子 １０ 標準化ローカル制御信号 １１ 標準化ローカル・アドレス信号 １２ 標準化ローカル・データ信号 １３ 共通制御入力受信回路 １４ バス・プロトコル・デコーダ論理 １５ ローカル機能イネーブル論理 １６ アドレス捕捉論理 １７ データ経路指定論理 １８ プラットフォーム固有論理 １９ バス識別論理

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】データ処理装置のバスへの接続のためのマ
    ルチプル・バス・インターフェース・アダプタであっ
    て、複数のバス・アーキテクチャのいずれに対しても動
    作するべく接続するための共通インターフェース手段を
    有し、前記インターフェース・アダプタが、 前記データ処理装置の前記バスから制御信号を受取るた
    めの制御インターフェース手段と、 前記データ処理装置の前記バスからアドレス信号を受取
    るためのアドレス・インターフェース手段と、 前記データ処理装置の前記バスからデータ信号を受取る
    ためのデータ・インターフェース手段と、 前記データ処理装置の前記バスのバス・アーキテクチャ
    を識別するためのバス識別手段と、 前記バス識別手段に応答するバス・プロトコル・デコー
    ダ手段とを備え、 前記デコーダ手段が、前記制御インターフェース手段か
    らその入力を取入れ、かつ前記データ処理装置によりア
    クセスされるローカル機能素子が利用するために前記デ
    ータ処理装置の前記バスからの前記制御信号に基づいて
    導出した標準化されたローカル制御信号を出力として生
    成するために適合され、 前記アドレス・インターフェース手段、前記データ・イ
    ンターフェース手段及び前記制御インターフェース手段
    が、複数のバス・アーキテクチャのいずれのバスへの接
    続のためにも用いられる一組の共通入力ラインを有し、 更に、前記アドレス・インターフェース手段に接続さ
    れ、前記制御インターフェース手段からの制御信号によ
    りイネーブルとされる透過ラッチを有することにより前
    記ローカル機能素子のための標準化されたローカル・ア
    ドレス信号を与えるアドレス捕捉論理手段を備えて成
    る、マルチプル・バス・インターフェース・ アダプタ。
  2. 【請求項２】前記ローカル機能素子へアクティブ化信号
    を与えるために、前記標準化されたローカル・アドレス
    信号に応答するローカル機能イネーブル論理を備えて成
    る、請求項１に記載のアダプタ。
  3. 【請求項３】前記ローカル機能イネーブル論理が、前記
    データ処理装置へフィードバックを与える、請求項２に
    記載のアダプタ。
  4. 【請求項４】前記フィードバックが、前記標準化された
    ローカル・アドレス信号及び対応する標準化されたロー
    カル制御信号の受信の確認信号を含む、請求項３に記載
    のアダプタ。
  5. 【請求項５】前記確認信号が、前記標準化されたローカ
    ル制御信号及び標準化されたローカル・アドレス信号に
    より開始された機能の完了を示す前記ローカル機能素子
    からの確認信号を含む、請求項４に記載のアダプタ。
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