JPS6292055A - デ−タ転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の利用分野） 本発明はデータ転送制御装置に係り互いにアドレス体系
の異なる主記憶装置と入出力装置との間のアドレス変換
を行なうデータ転送制御装置に関する。

〔発明の背景〕

従来のデータ転送制御装置は、特開昭５３−１１４６２
０号に記載のように、入出力装置より供給されるバイト
データを無条件にワードデータに変換して主記憶装置に
供給している。

しかし、このデータ転送制御装置に複数台の入出力装置
を接続して各入力装置よりのバイトデータをワードデー
タに変換するためには、データ転送制御装置内に接続さ
れる入出力装置台数分のバッファを設ける必要があり、
入出力装置の接続可能台数に比例してデータ転送制御装
置のハードウェア点数が増大するという問題点があった
。

（発明の目的） 本発明は、入出力装置に応じてバイトデータ転送とワー
ドデータ転送とを切換えることにより、データ転送効率
の低下なくハードウェア点数の増大を防止したデータ転
送料ｔｉｌｌ装置を提供することを目的とする。

〔発明の概要〕

本発明において、バイトデータ転送ポートは入出力装置
よりのバイトデータをワードデータに編集して主記憶装
置に転送し、主記憶装置よりのワードデータをバイトデ
ータにして入出力装置に転送する。また、ワードデータ
転送ポートは入出力装置よりのバイトデータを編集する
ことなくワードデータの一部として主記憶装置に転送し
、主記憶装置よりのワードデータの一部のみをバイトデ
ータとして取り出し入出力装置に転送する。切換回路は
高速の入出力装置の場合ワードデータ転送ポートを選択
し、また低速の入出力装置の場合バイトデータ転送ポー
トを選択するよう切換を行なう。上記ワードデータ転送
ポートには複数の入出力装置を接続でき、入出力装置の
接続台数が増大してもハードウェア点数が増大すること
はない。

〔発明の実施例〕

第１図は本発明装置の一実施例のブロック系統図を示す
、、同図中、１はバイトデータ転送ポート。

２はソードデータ転送ポート、３はポート切換回路であ
る。ワードデータバス４．ワードアドレスバス５夫々が
上記バイトデータ転送ポート及びワードデータ転送ポー
ト２夫々と記憶装置（図示せず）との間に設けられてお
り、バイトデータ転送ポート１．ワードデータ転送ポー
ト２よりのメモリ制御信号は信号線６を介して記憶装置
に供給される。この主記憶装置はワードアドレス体系で
かつ部分書き込み（パージシル・ライト）が可能なもの
である。

また、バイトデータ体系の入出力装置（図示せず）とバ
イトデータ転送ポート１及びワードデータ転送ポートと
の間にはバイトデータバス７、バイトアドレスバス１０
が設けられており、入出力装置よりの転送要求信号、ワ
ードデータ転送信号夫々は信号線１１．１２夫々を介し
てポート切換回路３に供給され、ライト要求信号は信号
線１３を介してバイトデータ転送ポート１及びワードデ
ータ転送ポート２に供給される。ポート切換回路３は上
記ワードデータ転送信号がセットされていないときバイ
トポートイネーブル信号をセットし信号線８を介してバ
イトデータ転送ポート１に供給し、セットされていると
ぎワードポートイネーブル信号をセットし信号線９を介
してワードデータ転送ポート２に供給する。

まず主記憶装置への書き込み時の動作について説明する
。バイトデータ転送の課には転送要求信号がセットされ
、ワード転送信号はセットされない。このためポート切
換回路３はバイトボー１〜イネーブル信号をセットして
バイトデータ転送ポートをイネーブルとする。

バイトポート転送ポート１は第２図に示す如き構成であ
る。同図中、入出力装置よりバイトアドレスバス１０に
出力されたバイトアドレスはバイトアドレスレシーバ２
１．内部ワードアドレスバス２２を通ってワードアドレ
スドライバ１５に供給され、また、このバイトアドレス
の最下位ビットがバイトアドレスレシーバ２１で取り出
され信号線３１を介してリードライト制御回路１８に供
給される。このとき信号線１３のライト要求信号はセッ
トされており、バイトデータバス７よりのデータはバイ
トデータドライバ・レシーバ２０を通り、内部バイトデ
ータバス２３を介してライトデータレジスタ１７に供給
され、リードライト制御回路１８が信号線３１のバイト
アドレス最下位ビットに応じて信号線２７に出力するラ
イトレジスタ制御信号により上記のバイトデータがライ
トデータレジスタ１７の上位バイト（アドレス最下位ビ
ットが“０″のとき）又は下位バイト（アドレス最下位
ビットが“１″のとき）にセットされる。このバイトデ
ータはライトデータレジスタ１７より内部バイトデータ
バス２４．ワードデータドライバ・レシーバ１４を介し
てワードデータバス４に出力される。このときアドレス
ドライバ１５は供給されるバイトアドレスからワードア
ドレスを生成してアドレスバス５に出力しており、リー
ドライト制御回路１８はメモリライトのバイトデータ転
送でワードデータバス４の上位バイト又は下位バイトの
いずれのバイトが有効であるかを指示するメモリ制御信
号を信号線６に出力する。

これによって主記憶装置は指定アドレスの上位バイト又
は下位バイトにバイトデータの部分古き込み（パージシ
ル・ライト）を行なう。

上記の動作は第４図に示すフローチャートにおいて、ス
テップ６０．６１，６２．６３，６４゜６５の繰り返し
である。

ワードデータ転送の際にはワード転送信号がセットされ
ているため、ポート切換回路３はワードポートイネーブ
ル信号をセットしてワードデータ転送ポート２をイネー
ブルとする。ワードデータ転送ポート２は転送するデー
タのバイトアドレスが奇数番地で始まる場合及び偶数番
地で終る場合、この最初の奇数番地及び最後の偶数番地
のアドレスに対してはバイトデータ転送ポートと同様の
動作を行なう。

ワードデータ転送ポート２は第３図に示す如き構成であ
る。同図中、入出力装置よりバイトアドレスバス１０に
出力されたバイトアドレスはバイトアドレスレシーバ４
１．内部ワードアドレスバスを通ってワードアドレスド
ライバ３５及びアドレスチェック回路３９に供給され、
また、このバイトアドレスの最下位ビットがバイトアド
レスレシーバ４１で取り出され信号線５１を介してリー
ドライトバッファ１１６０回路４９に供給される。この
とき信号線１３のライト要求信号はセットされており、
バイトデータバス７よりのデータはバイトデータドライ
バ・レシーバ４０を通り、内部バイトデータバス４３を
介してライトデータレジスタ３７に供給され、リードラ
イトバッファ制御回路２９が信号線５１のアドレス最下
位ビットに応じて信号Ｉ！４７に出力するライトレジス
タ制ｍ＋信号により上記のバイトデータがライトデータ
レジスタ３７の上位バイト（アドレス最下位ビットが０
”のとき）又は五位バイト（アドレス最下位ビットが“
１″のとき）にセットされる。またリードライトバッフ
ァ１１６回路４９はアドレス最下位ビットが“０”のと
きライトデータレジスタ３７の上位１バイトをライトデ
ータバッファ４８の上位１バイトにセットすることを信
号線５ｏで指示し、アドレスチェック回路３９は供給さ
れるバイトアドレスを順次セットしており、バイトアド
レスが供給される毎に、このバイトアドレスの最下位ビ
ットを除く全ビットを前回セットしたバイトアドレスの
最下位ビットを除く全ビットと比較し、両者が一致した
ときアドレス一致信号を生成して信号線４５を介してリ
ードライト制御回路４９に供給する。リードライトバッ
フ？回路４９は上記アドレス一致信号が供給されたとぎ
アドレス最下位ビットが１″であるとライトデータレジ
スタ３７の下位１バイトをライトデータバッファ４８の
下位１バイトにセットすることを信号線５０で指示し、
これによってライトデータバッファ４８にセットされた
ワードデータは内部ワードデータ４４．ワードデータド
ライバ・レシーバ３４を介してワードデータバス４に出
力される。

このとぎアドレスドライバ３５は供給されるバイトアド
レスからワードアドレスを生成してアドレスバス５に出
力しており、リードライトバッファ制御回路３８はメモ
リライトのワードデータ転送であることを指示するメモ
リ制御信号を信号線６に出力する。これによって主記憶
装置は指定アドレスにワードデータの書ぎ込みを行なう
。

上記の動作は、第４図に示すフローチャートにおいて、
ステップ６０．６１．６２，６３，６４゜６６．６７．
６８と、ステップ６０，６１．６２゜６３．６４，６６
．６９．７０との繰り返しである。ここで、最初のバイ
トアドレスが奇数番地の場合にはステップ６９からステ
ップ６５へ移行し、最後のバイトアドレスが偶数番地の
場合にはステップ６７からステップ６５へ移行する。

次に主記憶装置からの読み出し時の動作について説明す
る。バイトデータ転送の際には上記１！装置から読み出
されたワードデータが第２図示のワードデータバス４．
ワードデータドライバ・レシーバ１４．内部ワードデー
タバス２４を通ってリードデータレジスタ１６にセット
される。リードライト制御回路１８はバイトアドレスレ
シーバ２１よりのバイトアドレスの最下位ビットがＯＩ
＋のときリードデータレジスタ１６の上位１バイトを取
り出し、最下位ビットが“°１″のとき下位１バイトを
取り出すリードレジスタ制御信号を信号線２６よりリー
ドデータレジスタ１６に供給する。

リードデータレジスタ１６より取り出されたバイトデー
タはバイトデータドライバ・レシーバ２０゜バイトデー
タバス７を通して入出力装置に供給される。

上記の動作は第４図に示すフローチャートにおいて、ス
テップ６０．６１，６２．７１．７２゜７３の繰り返し
である。

ワードデータ転送の際には、ワードデータが第３図示の
ワードデータバス４．ワードデータドライバ・レシーバ
３４．内部データバス４４を通ってリードデータレジス
タ３６にセットされる。ワードデータ転送ポート２はア
ドレスが奇数番地で始まる場合及び奇数番地で終る場合
、この最初の奇数番地及び最後の偶数番地のアドレスに
対してはバイトデータ転送ポート１と同様の動作を行な
う。リードライトパン７７制御回路４９はバイトアドレ
スレシーバ４１よりのバイトアドレスの最下位ビットが
０”のときリードデータレジスタ３６の１位１バイトを
取り出す。またリードライトパンツｙ　ｆｉｌ！　６１
１回路４９はアドレスチェック回路３９よりのアドレス
一致信号が供給されたときバイトアドレス最下位ビット
が“１″であるとり一ドデータレジスタ３６の下位１バ
イトを取り比重。

このようにしてリードデータレジスタ３６より取り出さ
れたバイトデータはバイトデータドライバ・レシーバ４
０．バイトデータバス７を通して入出力装置に供給され
る。

上記の動作は第４図に示すフローチャートにおいて、ス
テップ６０．６１，６２，７１，７４゜７５．７６．７
３とステップ６０，６１，６２゜７１．７４．７７．７
８．７９．７３との繰り返しである。ここで、最初のバ
イトアドレスが奇数番地の場合にはステップ７５からス
テップ７２゜７３へ移行し、最後のバイトアドレスが偶
数番地の場合にはステップ７８からステップ７３へ移行
する。

ワードデータ転送ポート２は、入出力装置からのデータ
転送要求が２回なければライトデータバッファ４８．リ
ードデータレジスタ３６の内部データを更新することが
できないので、伝送能力を低下させないためには単一の
ポートに複数台の入出力装置を接続することができない
。従って、こ（Ｄ’）−ドデータ転送ポート２には高速
の入出力装置を接続する。一方、バイトデータ転送ポー
ト１は、入出力装置からの１回のデータ転送要求でデー
タ転送が完了するので、複数台の入出力装置を接続する
ことができる。従って、このバイトデータ転送ポート１
にはテープパンチ、テープリーダ等の低速の入出力装置
を複数台接続する。

このように、バイトデータ転送ポート１に複数台の入出
力装置を接続しても、ライトデータレジスタ１７．リー
ドデータレジスタ１６１等を追加する必要はなくハード
ウェア点数の増加はない。

また、データ転送効率も低下することはない。

なお、上記実施例では入出力装置からバイトワード切換
信号としてのワードデータ転送信号を出力しているが、
その代りに中央処理装置からデータ転送起動時に上記バ
イトワード切換の指定を行なっても良い。また１ワード
２バイトのシステムに限らず、１ワードｎ（ｎは３以上
の整数）バイトのシステムであっても良く、上記実施例
に限定されない。

〔発明の効果〕

上述の如く、本発明になるデータ転送制御装置はバイト
データ転送ポートとワードデータ転送ポートと切換回路
とよりなるため、高速の入出力装置はワードデータ転送
ポートでワード単位のデータ転送を行なわれ、複数の低
速の入出力装置はバイトデータ転送ポートでバイト単位
のデータ転送を行なわれて、データ転送効率の低下する
ことがなく、また入出力装置の接続可能台数が増加して
もハードウェア点数の増加がない等の特長を有する。

【図面の簡単な説明】

第１図は本発明装置の一実施例のブロック系統図、第２
図、第３図夫々は第１図に示す装置各部の詳細なブロッ
ク系統図、第４図は第１図に示す装置の動作説明用フロ
ーチャートである。 １・・・バイトデータ転送ポート、２・・・ワードデー
タ転送ポート、３・・・ポート切換回路。

Claims (1)

【特許請求の範囲】
1. ワードアドレス体系の主記憶装置と、バイトアドレス体
   系の入出力装置との間に設けられ該主記憶装置と入出力
   装置との間のデータ転送時にアドレス変換を行なうデー
   タ転送制御装置において、バイト単位でデータ転送を行
   なうバイトデータ転送ポートと、ワード単位でデータ転
   送を行なうワードデータ転送ポートと、入出力装置に応
   じて該ワードデータ転送ポートとバイトデータ転送ポー
   トとの切換えを行なう切換回路とよりなることを特徴と
   するデータ転送制御装置。