JPS58127259A - デ−タ処理システムにおけるメモリモジユ−ル選択及び再構成装置 - Google Patents
デ−タ処理システムにおけるメモリモジユ−ル選択及び再構成装置Info
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- JPS58127259A JPS58127259A JP57205909A JP20590982A JPS58127259A JP S58127259 A JPS58127259 A JP S58127259A JP 57205909 A JP57205909 A JP 57205909A JP 20590982 A JP20590982 A JP 20590982A JP S58127259 A JPS58127259 A JP S58127259A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ処理システムにおけるメモリ・モジュー
ルの選択及び再構成装置に関する。
ルの選択及び再構成装置に関する。
現在使用されるデータ処理システムのほとんどは新しい
要求に答えるため、適宜、作業メモリの容量を増やすこ
とができるようになっている。
要求に答えるため、適宜、作業メモリの容量を増やすこ
とができるようになっている。
この能力をもたらすため、一般には、モジュラ−構造に
合わせて作業メモリを配列する、即ち、可変数の同一構
成のメモリ・モジュールを、ある決まった最大数のモジ
ュールを収納するようにしたユニット内に組み込むこと
でそれを構成する。
合わせて作業メモリを配列する、即ち、可変数の同一構
成のメモリ・モジュールを、ある決まった最大数のモジ
ュールを収納するようにしたユニット内に組み込むこと
でそれを構成する。
メモリ・モジュールは予め決められた容量（例えば１２
８にバイト）を持ち、一般には、ある決まった大きさの
プリント板、及び市場での集積ずみの集積メモリ素子を
所定個用いて実現している。
８にバイト）を持ち、一般には、ある決まった大きさの
プリント板、及び市場での集積ずみの集積メモリ素子を
所定個用いて実現している。
データ処理システムの製造業者が対処しなければならな
い課題のひとつは、電子技術の急速な進展に合わせて、
作業メモリが発輝する、その容量についての性能を、な
るべく低価格で上げることである。
い課題のひとつは、電子技術の急速な進展に合わせて、
作業メモリが発輝する、その容量についての性能を、な
るべく低価格で上げることである。
かかる進展により、新しい集積メモリ素子としてますま
す大きな容量のものが市場に出ているｎかかる新素子を
使用することにより、従来のものより大きな容量（例え
ば２倍、４倍）をもつメモリ・モジュールを組み立てる
ことができ４、と同時に、そのメモリ板と外部との相互
接続については従来のままでよい。
す大きな容量のものが市場に出ているｎかかる新素子を
使用することにより、従来のものより大きな容量（例え
ば２倍、４倍）をもつメモリ・モジュールを組み立てる
ことができ４、と同時に、そのメモリ板と外部との相互
接続については従来のままでよい。
この最後の条件が成立する場合において、作業メモリの
容量を増やすには、メモリ・モジュールの数を増やすだ
けでなく、必ずしもすでに、取付けである小さい容量の
モジュールを取外すことなく、より大きな容量のモジュ
ールを使用すればよいＯ そのように丁れば、その容量がモジュールの数やタイプ
に応じて変わることができ、異なつ次容量の複数のモジ
ニールカミ同時に存在するような作業メモリを得ること
ができる。このように作業メモリを構成した場合にあっ
ては、作業メモリを誤りなくアドレスする上で問題があ
る、即ち、モジュール選択信号、及び選択モジュール内
部における選択アドレスにおける絶対メモリ・アドレス
に変換する問題である。いいかえると、予め配置する回
路として、メモリ・アドレスに基いて、作業メモリを構
成する複数のモジュールのなかからひとつを特定し得る
ものを用いて、あたかも複数のモジュールが単一メモリ
中におけるアドレス可能な連続空間を規定するようなか
たちであれらのモジュールをアドレスできるようにする
必要がある。
容量を増やすには、メモリ・モジュールの数を増やすだ
けでなく、必ずしもすでに、取付けである小さい容量の
モジュールを取外すことなく、より大きな容量のモジュ
ールを使用すればよいＯ そのように丁れば、その容量がモジュールの数やタイプ
に応じて変わることができ、異なつ次容量の複数のモジ
ニールカミ同時に存在するような作業メモリを得ること
ができる。このように作業メモリを構成した場合にあっ
ては、作業メモリを誤りなくアドレスする上で問題があ
る、即ち、モジュール選択信号、及び選択モジュール内
部における選択アドレスにおける絶対メモリ・アドレス
に変換する問題である。いいかえると、予め配置する回
路として、メモリ・アドレスに基いて、作業メモリを構
成する複数のモジュールのなかからひとつを特定し得る
ものを用いて、あたかも複数のモジュールが単一メモリ
中におけるアドレス可能な連続空間を規定するようなか
たちであれらのモジュールをアドレスできるようにする
必要がある。
データ処理システムでは、グロセサ、作業メモリ及び周
辺ユニットはバスを介して相互につながっており、かか
る接続バスが種々のタイプの装置に対する共通のインタ
フェイスとなっているため、全ての装置のインク７エイ
スに影響を与えることなしに上記アドレス変換をバスを
のぼる上（のぼ）る方向に実行することは不可能である
。
辺ユニットはバスを介して相互につながっており、かか
る接続バスが種々のタイプの装置に対する共通のインタ
フェイスとなっているため、全ての装置のインク７エイ
スに影響を与えることなしに上記アドレス変換をバスを
のぼる上（のぼ）る方向に実行することは不可能である
。
かかる変換は、したがって、作業メモリ内部で発生する
ものでなければならず、この変換を簡単で高速の回路で
実行して、メモリのアクセス等間に許容できないような
遅れが導入されないようにしかかる回路が複雑で高価に
ならないようにしなければな−ない。
ものでなければならず、この変換を簡単で高速の回路で
実行して、メモリのアクセス等間に許容できないような
遅れが導入されないようにしかかる回路が複雑で高価に
ならないようにしなければな−ない。
かかる問題に対する部分的解決が米国特許第４．００１
，７８６号に記載されている。
，７８６号に記載されている。
この特許によれば、メモリ・ユニットを順序付けがされ
ている複数のメモリ・モジュールで構成し、各モジュー
ルにモジュール選択器を設け、これの入力で受信する信
号をメモリ・アドレス全体のうちの適当な一部とし、そ
のうちのいくつかの信号は関連するモジュールの容量と
、また他のいくつかの信号は関連するモジュールより先
行するモジュール群の容置の合計を表わすようにしであ
る。各モジュールについていえば、関連する選択器に先
行するモジュールの容量をたし合わせる回路、たし合わ
せた値を入れておくレジスタ、このレジスタに入れられ
た合計値を受は取ったメモリ・アドレスの一部で減算す
る回路、減算操作の符号が正か負かなしかを判定し、そ
の結果に株じて関連するモジュールの選択を可能にする
比較回路、より成る。
ている複数のメモリ・モジュールで構成し、各モジュー
ルにモジュール選択器を設け、これの入力で受信する信
号をメモリ・アドレス全体のうちの適当な一部とし、そ
のうちのいくつかの信号は関連するモジュールの容量と
、また他のいくつかの信号は関連するモジュールより先
行するモジュール群の容置の合計を表わすようにしであ
る。各モジュールについていえば、関連する選択器に先
行するモジュールの容量をたし合わせる回路、たし合わ
せた値を入れておくレジスタ、このレジスタに入れられ
た合計値を受は取ったメモリ・アドレスの一部で減算す
る回路、減算操作の符号が正か負かなしかを判定し、そ
の結果に株じて関連するモジュールの選択を可能にする
比較回路、より成る。
この解決は部分的なものに−ＴＯ’ず、それというのも
、このやシ方では部品の数が多くなり、その ・ため
複雑で高価なものになってしまうからである。
、このやシ方では部品の数が多くなり、その ・ため
複雑で高価なものになってしまうからである。
加えて、メモリ・モジュールの選択の条件付けは、２つ
の条件が一緒に発生した場合になされる、例えば、アド
レスが、問題とするモジュールに先行するモジュール群
の容量より大きくなければならないとともに先行モジュ
ールの合計秤量及び問題とするモジュールの容量とで定
まる容量より小さいという２つの条件の成立が必要であ
る。
の条件が一緒に発生した場合になされる、例えば、アド
レスが、問題とするモジュールに先行するモジュール群
の容量より大きくなければならないとともに先行モジュ
ールの合計秤量及び問題とするモジュールの容量とで定
まる容量より小さいという２つの条件の成立が必要であ
る。
このためには所定の遅れ時間をもつ論理ＡＮＤ操作が必
要で、かかる遅れ時間は、短時間であるとはいえ、さけ
得ないものであって、論理回路の信号の伝般時間のため
に生じるものである。
要で、かかる遅れ時間は、短時間であるとはいえ、さけ
得ないものであって、論理回路の信号の伝般時間のため
に生じるものである。
まず減算操作を行い次いで比較操作を行うという上述の
比較方式は、多数の部品を必要とするにもかかわらず、
かなり低速でしか動作し得ない。
比較方式は、多数の部品を必要とするにもかかわらず、
かなり低速でしか動作し得ない。
メモリ・モジュールの選択についてのこれらの考慮は重
要ではないとはいい得ない、それというのも選択時間の
長さによりメモリ性能に大きな影響が出るからである。
要ではないとはいい得ない、それというのも選択時間の
長さによりメモリ性能に大きな影響が出るからである。
目下のところ、メモリ・モジュールの選択がすんだ後、
読出／書込サイクルは約６００〜６００＋）秒の時間内
に発生する。
読出／書込サイクルは約６００〜６００＋）秒の時間内
に発生する。
明らかなように、選択モジュールの遅れは、たとえわず
か数十＋）秒しかないといっても、メモリの読出／書込
速度を相当低下させる。
か数十＋）秒しかないといっても、メモリの読出／書込
速度を相当低下させる。
従来技術の提案した解決策に現在みられる不利は本発明
のメモリ・モジュール選択と及び再構成装置で克服でき
、本装置にはなるだけ少ない部品数で足りるという利点
、及びなるだけ短い遅れ時間の導入ですむという利点が
ある。
のメモリ・モジュール選択と及び再構成装置で克服でき
、本装置にはなるだけ少ない部品数で足りるという利点
、及びなるだけ短い遅れ時間の導入ですむという利点が
ある。
本発明によれば、これらの利点をもたらしめるため、シ
ステムの初期設定や再構成期間のすべてについて、夫々
の期間ごとに、実行すべて処理機能をシステムの中央ユ
ニットに割り当て、さらにメモリにその組成のイメージ
を与えている。
ステムの初期設定や再構成期間のすべてについて、夫々
の期間ごとに、実行すべて処理機能をシステムの中央ユ
ニットに割り当て、さらにメモリにその組成のイメージ
を与えている。
かかるイメージは適当なメモリ・レジスタに入れられ、
夫々のモジュールについて、そのモジュールの容量グラ
ス先行モジュール群の容量を定める。１つのコンパレー
タが各メモリ・モジュールに結合する。このコンバータ
は入力として、メモリ・アドレスの最上位ビット、あわ
せて問題のモジュールのメモリ容量プラス先行するモジ
ュールのそれを受信する。
夫々のモジュールについて、そのモジュールの容量グラ
ス先行モジュール群の容量を定める。１つのコンパレー
タが各メモリ・モジュールに結合する。このコンバータ
は入力として、メモリ・アドレスの最上位ビット、あわ
せて問題のモジュールのメモリ容量プラス先行するモジ
ュールのそれを受信する。
コンパレータは、関連する比較器容量と比較してメモリ
アドレスが小さいかどうかを検査し、その比較結果に従
い、デコーダを介して適当なメキリモジュールを選択す
る。もしメモリアドレスが設置作業メモリの容量を超え
る場合には１オーバーフロー”信号が生成される。
アドレスが小さいかどうかを検査し、その比較結果に従
い、デコーダを介して適当なメキリモジュールを選択す
る。もしメモリアドレスが設置作業メモリの容量を超え
る場合には１オーバーフロー”信号が生成される。
本発明の上述した特徴およびその他の特徴は以下の好適
な実施例の説明および添附図面からより明瞭に理解され
よう。
な実施例の説明および添附図面からより明瞭に理解され
よう。
第１図は、本発明によるメモリモジュールを用いたデー
タ処理システムをブロック形式で示す。
タ処理システムをブロック形式で示す。
システムの中央ユニット１と作業メモリ２は、複数個の
リード線からなるチャ、ンネル６を介して相互接続され
る。中央ユニット１は、チャンネル６を介して、メモリ
にタイミング信号、コマンド、アドレス、書込みデータ
を送出し、あるいはメモリから読出しデータ、状況情報
を受取る。
リード線からなるチャ、ンネル６を介して相互接続され
る。中央ユニット１は、チャンネル６を介して、メモリ
にタイミング信号、コマンド、アドレス、書込みデータ
を送出し、あるいはメモリから読出しデータ、状況情報
を受取る。
中央ユニット１には、処理作業を操作するための制御マ
イクログログラムを蓄えておく制御メモリ４が備えられ
る。
イクログログラムを蓄えておく制御メモリ４が備えられ
る。
本発明はいかなる形式の制御ユニットあるいは接続チャ
ンネルにも適用可能であるから、本発明の目的からみて
中央ユニット１とチャンネル３についてさらに詳細な説
明は要しないであろう。
ンネルにも適用可能であるから、本発明の目的からみて
中央ユニット１とチャンネル３についてさらに詳細な説
明は要しないであろう。
作業メモリ２は、メモリ制御ユニットＭＣＵ６、メモリ
モジュール選択器ＭＳＵ７および複数個のメモリモジュ
ールを具備する。これらメモリモジュールはメモリフレ
ームの順番付けられたメモリケース（Ｈ□、Ｈ２，馬、
Ｈ４）内に１個から最大４個（Ｍｌ、 Ｈ２，Ｈ３，Ｈ
４）まで可変数に設置されてよい。
モジュール選択器ＭＳＵ７および複数個のメモリモジュ
ールを具備する。これらメモリモジュールはメモリフレ
ームの順番付けられたメモリケース（Ｈ□、Ｈ２，馬、
Ｈ４）内に１個から最大４個（Ｍｌ、 Ｈ２，Ｈ３，Ｈ
４）まで可変数に設置されてよい。
各メモリモジュールの容量は、例えば１２８にワード、
２５６にワード、 ５１２にワードといった種々の値に
選択されてよい。
２５６にワード、 ５１２にワードといった種々の値に
選択されてよい。
明瞭に理解されるように、設置されたモジュールの数と
容量に応じてメモリ２の総容量は１２８にワードから２
Ｍワードまで１２８にワード本位で可変となる。ただし
例外的に中間の総容量が１９２０にワードとなる。
容量に応じてメモリ２の総容量は１２８にワードから２
Ｍワードまで１２８にワード本位で可変となる。ただし
例外的に中間の総容量が１９２０にワードとなる。
２５６にワードあるいは５１２にワードといった１２８
にワード以上の容普値を有するメモリモジュールは１２
８にワードの単位容量が２つあるいは４つ組合わさった
グロックとして考えてよく、その場合メモリは１つまた
はそれ以上のモジュールで区画される複数個のブロック
からなるものとして考えてよい。
にワード以上の容普値を有するメモリモジュールは１２
８にワードの単位容量が２つあるいは４つ組合わさった
グロックとして考えてよく、その場合メモリは１つまた
はそれ以上のモジュールで区画される複数個のブロック
からなるものとして考えてよい。
１２８にワードのブロック内で１ワードを二進アドレス
指定するには１７ビツトを要する０２Ｍワードのメモリ
空間内で１ワードを二進アドレス指定するには２１ビツ
トを要する。
指定するには１７ビツトを要する０２Ｍワードのメモリ
空間内で１ワードを二進アドレス指定するには２１ビツ
トを要する。
従って中央ユニット１は２１ビツトの二進コードでもっ
てメモリ２内の各ワードをアドレス指定できる。
てメモリ２内の各ワードをアドレス指定できる。
しかしながら、より一般的に言って、中央ユニット１は
２４ビツトの二進コードで１６Ｍワードまでのアドレス
指定が可能であり、その場合中央ユニット１はここで述
べるメモリよりも大きな容量のメモリに接続される。
２４ビツトの二進コードで１６Ｍワードまでのアドレス
指定が可能であり、その場合中央ユニット１はここで述
べるメモリよりも大きな容量のメモリに接続される。
作業メモリ２は、従って２４ビツトの二進アドレスコー
ドを受取る。
ドを受取る。
そのような２４ビツトにおいては、最下位の１７ビツト
で１ブロツク内のメモリ位置を識別し次の上位４ビツト
でメモリブロックを識別する。
で１ブロツク内のメモリ位置を識別し次の上位４ビツト
でメモリブロックを識別する。
最上位の３ビツトは、ここで述べる例では使用されない
。
。
第２図はメモリモジュール（Ｍｌ ｒ Ｈ２ｒ Ｈ３ｙ
Ｍ４）の１つおよびその関連ケースを概略的に示すＯ モジュールは、実質上コネクタ４９を設けた！リント回
路基板５からなる。
Ｍ４）の１つおよびその関連ケースを概略的に示すＯ モジュールは、実質上コネクタ４９を設けた！リント回
路基板５からなる。
コネクタ４９は、モジュールが設置されるケースＨｉの
一部をなすベース５０を通して基板５に設けられ、メモ
リ制御ユニツ）ＭｅＯ２やメモリモジュール選択器ＭＳ
Ｕ７を構成する他のユニットに対して基板５を接続可能
にする。
一部をなすベース５０を通して基板５に設けられ、メモ
リ制御ユニツ）ＭｅＯ２やメモリモジュール選択器ＭＳ
Ｕ７を構成する他のユニットに対して基板５を接続可能
にする。
信号転送用のリード線がメモリモジュール５のべ〜ス５
０に接続される。より詳細には；−２つのリード線ＥＣ
ＨＩ・、ＥＣＨ２，は、メモリモジュールの容量を表わ
す２ビツトの二進信号を基板５から制御二二ツ）ＭｅＯ
２へ送る。
０に接続される。より詳細には；−２つのリード線ＥＣ
ＨＩ・、ＥＣＨ２，は、メモリモジュールの容量を表わ
す２ビツトの二進信号を基板５から制御二二ツ）ＭｅＯ
２へ送る。
−リード線群ＢＡＯＯ−２３は二進アドレスコードを制
御ユニットＭＣＵ６から受取る。前に述べたように、ア
ドレスコードの下位ビットだけがモジュール容量の関数
として用いられる。
御ユニットＭＣＵ６から受取る。前に述べたように、ア
ドレスコードの下位ビットだけがモジュール容量の関数
として用いられる。
−リード線群ＤＡＴＡ ＩＮ はメモリモジュール
に書込むべき情報を制御ユニツ）ＭｅＯ２から受取る。
に書込むべき情報を制御ユニツ）ＭｅＯ２から受取る。
−リード線群ＤＡＴＡ ＯＵＴはメモリモジュールから
読出された二進情報を基板５から制御ユニットＭＣＵ６
へ送る。
読出された二進情報を基板５から制御ユニットＭＣＵ６
へ送る。
一リード線群Ｃ８Ｔは制御ユニツ）ＭＣＵ６からタイミ
ング信号とコマンド信号を受取る。
ング信号とコマンド信号を受取る。
−リード線ＭＥＭＳ ｉはモジュール選択器ＭＳＵ７か
ら選択及びモジュール可能化信号を受取る。
ら選択及びモジュール可能化信号を受取る。
従来技術と同様に、リード線群ＢＡＯＯ−２３、ＴｈＡ
ＴＡ ＩＮ 、 ＤＡＴＡ ＯＵＴは双方向の情報転
送用の琳−リード線群からなる。これらリード線群は、
双方向のアドレスおよびデータ転送に対して別々の連続
的時間間隔で利用されてよい。
ＴＡ ＩＮ 、 ＤＡＴＡ ＯＵＴは双方向の情報転
送用の琳−リード線群からなる。これらリード線群は、
双方向のアドレスおよびデータ転送に対して別々の連続
的時間間隔で利用されてよい。
適当な数のメモリ集積回路パッケージＣＴＩ〜ＣＴＮ
が基板５に取付けられる。モジュールのメモリ容量は、
取付けられたパッケージの数およびそれらの容量で決ま
る０ リード線ＥＣＨ１ｉ、ＥＣＨ２ｉは、コネクタ４９゜ベ
ース５０を介して、モジュールに設置されたメモＩ）
Ｗ量に従い基板５の内側で接地または非接地される。
が基板５に取付けられる。モジュールのメモリ容量は、
取付けられたパッケージの数およびそれらの容量で決ま
る０ リード線ＥＣＨ１ｉ、ＥＣＨ２ｉは、コネクタ４９゜ベ
ース５０を介して、モジュールに設置されたメモＩ）
Ｗ量に従い基板５の内側で接地または非接地される。
しかしながら、それらリード線の少なくとも１つは接地
される。
される。
後で分るように、各リード線ＥＣＨＩ・、 ＥＣＨ２。
は、制御ユニット６内でゾルアップ抵抗を介ｔて正の電
圧源に接続され、これによってモジュール内で接地か非
接地かに応じて電気的／論理的レベル６０＃または“１
”に保持される。
圧源に接続され、これによってモジュール内で接地か非
接地かに応じて電気的／論理的レベル６０＃または“１
”に保持される。
リード線ＥＣＨ１，，ＥＣＨ２，に現われる電気的／論
理的レベルはケースＨ１内に設置されたモジュールのメ
モリ容量を表わす。
理的レベルはケースＨ１内に設置されたモジュールのメ
モリ容量を表わす。
論理的レベルとメモリ容量間の対応関係は、例えば次の
表１のようになる。
表１のようになる。
表１
１ ０ １２８にワード
０ １ ２５６にワード
０ ０ ５１２にワード１
１ ０ ワード表１で０
７−ドとは、当該基板が見当らず従って全部のリード線
が非接地状態にあることを意味するＯ 第６図は、メモリ２の制御ユニットＭＣＵ＜５を概略的
に示す。制御ユニット６はチャンネル６を介して情報セ
ットを受取る。チャンネル６はある個数のリード線、例
えば制御ユニット１からメモリ２にメモリアクセス要求
を送るためのリード線ＭＥＭＲと、他のリード線に現わ
れる情報セットを特徴づけるコマンド信号をメモリ２に
送るためのリード線Ｃと、コマンド、アドレス、データ
等の情報をメモリ２との間で転送するためのリード線群
ＢＡＤＣまたは双方向パスとを含む。
０ １ ２５６にワード
０ ０ ５１２にワード１
１ ０ ワード表１で０
７−ドとは、当該基板が見当らず従って全部のリード線
が非接地状態にあることを意味するＯ 第６図は、メモリ２の制御ユニットＭＣＵ＜５を概略的
に示す。制御ユニット６はチャンネル６を介して情報セ
ットを受取る。チャンネル６はある個数のリード線、例
えば制御ユニット１からメモリ２にメモリアクセス要求
を送るためのリード線ＭＥＭＲと、他のリード線に現わ
れる情報セットを特徴づけるコマンド信号をメモリ２に
送るためのリード線Ｃと、コマンド、アドレス、データ
等の情報をメモリ２との間で転送するためのリード線群
ＢＡＤＣまたは双方向パスとを含む。
このインターフェイス構造はデータ処理システムに使用
される最近のインタフェイス技術の一例にすぎず、本発
明の目的からすれば他のいかなる通信インターフェイス
も使用可能である。
される最近のインタフェイス技術の一例にすぎず、本発
明の目的からすれば他のいかなる通信インターフェイス
も使用可能である。
リード線ＭＥＭＲはタイミングユニット１０の可能化入
力に接続される。タイミングユニット１０ハ、モジュー
ル制御ユニット６の電子的構成要素によってなされる処
理操作のタイミングをとるためのタイミング信号をリー
ド線群１１上に発生する０ リード線Ｃは、トリスチー） （ｔｒｉｓｔａｔｅ）
群８の可能化入力に接続され、バスＢＡＣＤ上に存する
情報がトリステート群８を通って転送されるのを可能に
する。
力に接続される。タイミングユニット１０ハ、モジュー
ル制御ユニット６の電子的構成要素によってなされる処
理操作のタイミングをとるためのタイミング信号をリー
ド線群１１上に発生する０ リード線Ｃは、トリスチー） （ｔｒｉｓｔａｔｅ）
群８の可能化入力に接続され、バスＢＡＣＤ上に存する
情報がトリステート群８を通って転送されるのを可能に
する。
トリステート群１７，８の出力は２つのレジスタ１２．
１３の入力にそれぞれ接続される。
１３の入力にそれぞれ接続される。
レジスタ１２はメモリへの入力情報に対する入力レジス
タ（Ｉ ＲＥＧ） として働き、その出力は出力群
１５，１６．２７を有する逆マルチゾレクサ（ｄｅｍｕ
ｌｔｉＰｌｅｘｅｎ） １４の入力に接続される。
タ（Ｉ ＲＥＧ） として働き、その出力は出力群
１５，１６．２７を有する逆マルチゾレクサ（ｄｅｍｕ
ｌｔｉＰｌｅｘｅｎ） １４の入力に接続される。
出力群１５は例えば制御ユニット６の他の内部レジスタ
１８に情報を転送し、出力群１６はモジュール選択ユニ
ット７に幾つかのモジュールアドレスを転送し、出力群
２７は幾つかのモジュールに入力データを転送する。
１８に情報を転送し、出力群１６はモジュール選択ユニ
ット７に幾つかのモジュールアドレスを転送し、出力群
２７は幾つかのモジュールに入力データを転送する。
レジスタ１３（ＲＥＧ）はコマンドに対する入力レジス
タとして機能し、その出力は幾つかのコマンド信号を田
方するデコーダ１９の入力に接続される。それらのコマ
ンド信号はタイミング信号による論理ＡＮＤ 操作でタ
イミングをとられると、ある一部は制御ユニット６の内
部でレジスタのロード／アンロードおよびマルチゾレク
サ／逆マルチプレクサ／等（ｅｔｃｌの選択を可能化す
るために用いられ、他の一部は制御ユニット６の外部で
メモリモジュール内の読出し／書込み／リフレッシュ操
作を可能化するために用いられる。
タとして機能し、その出力は幾つかのコマンド信号を田
方するデコーダ１９の入力に接続される。それらのコマ
ンド信号はタイミング信号による論理ＡＮＤ 操作でタ
イミングをとられると、ある一部は制御ユニット６の内
部でレジスタのロード／アンロードおよびマルチゾレク
サ／逆マルチプレクサ／等（ｅｔｃｌの選択を可能化す
るために用いられ、他の一部は制御ユニット６の外部で
メモリモジュール内の読出し／書込み／リフレッシュ操
作を可能化するために用いられる。
トリステート群９の入力はレジスタ２０ （０レゾスタ
）の出力に接続される。レジスタ２０はマルチブレフサ
２１を介して幾つかの情報を入力として受取る。
）の出力に接続される。レジスタ２０はマルチブレフサ
２１を介して幾つかの情報を入力として受取る。
マルチブレフサ２１の入力群２９は、例えば内部レジス
ター８の出力に接続されるｎ 別の入力群２２は幾つかのメモリモジュールの（ＤＡＴ
Ａ ０ＵＴ）出力に接続され、他の入力群３８１ｄ幾つ
かのメモリモジュールの出力ＥＣＨ１・。
ター８の出力に接続されるｎ 別の入力群２２は幾つかのメモリモジュールの（ＤＡＴ
Ａ ０ＵＴ）出力に接続され、他の入力群３８１ｄ幾つ
かのメモリモジュールの出力ＥＣＨ１・。
ＥＣＨ２ｉに接続される。人力群５Ｂは、より詳細には
、それぞれの論理的レベルで幾つかのメモリモジュール
の容量を規定する４組のリード線群（ＥＣＨＩ １ 、
ＥＣＨ２１、・・・・・・、ＥＣＨＩ４．ＥＣＨ２４）
に接続される。
、それぞれの論理的レベルで幾つかのメモリモジュール
の容量を規定する４組のリード線群（ＥＣＨＩ １ 、
ＥＣＨ２１、・・・・・・、ＥＣＨＩ４．ＥＣＨ２４）
に接続される。
リード線群 （ＥＣＨｌｌ 、ＥＣＨ２１、・・・・・
・ＥＣＨＩ４゜ＥＣＨ２４） はゾルアップ抵抗２３
、２４ 、・・・・・・２５．２６を介して電圧源十Ｖ
にそれぞｆｌれ接続される。
・ＥＣＨＩ４゜ＥＣＨ２４） はゾルアップ抵抗２３
、２４ 、・・・・・・２５．２６を介して電圧源十Ｖ
にそれぞｆｌれ接続される。
制御ユニット６は２つの特徴点を除いては従来構成であ
る。その第１の特徴点は、中央ユニット１のコマンドに
従い、制御ユニット６が幾つかのメモリモジュールの容
量を表わす信号をマルチブレフサ２１およびレジスタ２
０を介して制御ユニット１へ転送可能とすることであり
、特に中央ユニット１がユニット６に対して作業メモリ
容量を読取るためのコマンドを送った場合には、適当な
選択コマンドがデコーダ１９の出力に生成される。
る。その第１の特徴点は、中央ユニット１のコマンドに
従い、制御ユニット６が幾つかのメモリモジュールの容
量を表わす信号をマルチブレフサ２１およびレジスタ２
０を介して制御ユニット１へ転送可能とすることであり
、特に中央ユニット１がユニット６に対して作業メモリ
容量を読取るためのコマンドを送った場合には、適当な
選択コマンドがデコーダ１９の出力に生成される。
そのような選択コマンドは、リード線５ＥＬ２８を介し
てマルチブレフサ２１の選択入力に供給されて入力群６
Ｂを選択する。
てマルチブレフサ２１の選択入力に供給されて入力群６
Ｂを選択する。
第２の特徴点は、制御ユニット６がレジスタ１２、逆マ
ルチグレクサ１４およびチャンネル３０を介してモジュ
ール選択ユニットＭＳＵ７の幾つかのレジスタへの情報
転送を可能化することである。この情報転送操作は、中
央ユニット１からの適当なコマンドが受取られたときに
行われる。
ルチグレクサ１４およびチャンネル３０を介してモジュ
ール選択ユニットＭＳＵ７の幾つかのレジスタへの情報
転送を可能化することである。この情報転送操作は、中
央ユニット１からの適当なコマンドが受取られたときに
行われる。
そのようなコマンドは、レジスタ１６に記憶されデコー
ダ１９により復調されて、モジュール選択ユニット７の
適当なレジスタのローディングを可能化する信号ＬＤを
リード線４８に発生させる。
ダ１９により復調されて、モジュール選択ユニット７の
適当なレジスタのローディングを可能化する信号ＬＤを
リード線４８に発生させる。
第４図゛は、メモリモジュール選択ユニットＭＳＵ７の
回路構成を詳細に示す。
回路構成を詳細に示す。
選択ユニットＭＳＵ７は、各２８ビツト芥量の２つの並
列レジスタ５１．５２と、４つの４ビット比較器３３，
３４，３５．３６と、１つのデコーダ３７と、３つの２
人力ＯＲデー）３９，４０゜４１を備える。
列レジスタ５１．５２と、４つの４ビット比較器３３，
３４，３５．３６と、１つのデコーダ３７と、３つの２
人力ＯＲデー）３９，４０゜４１を備える。
選択ユニツ）ＭＳＵ７は、チャンネル３０、アドレスチ
ャンネル４２およびコマンドリード線ろ８を介して制御
ユニット６に接続される。
ャンネル４２およびコマンドリード線ろ８を介して制御
ユニット６に接続される。
１６ビツトチヤンネル己θはレジスタ′５１゜３２の入
力に接続される。
力に接続される。
リード線４８はレジスタ３１．３２の可能化入力に接続
される。
される。
リード線４８上のローディングコマンドＬＤが活性状態
になったとき、４つの４ビット群からなる二進情報がレ
ジスタ３１．３２にロードされる。
になったとき、４つの４ビット群からなる二進情報がレ
ジスタ３１．３２にロードされる。
それら４ビット群（Ｇ１ 、Ｇ２ 、Ｇ３ 、Ｇ４１の
意味は後で分るであろう。
意味は後で分るであろう。
４ビット群Ｇ１．Ｇ２．Ｇ３．Ｇ４に対応するレジスタ
３１．３２の出力は比較器３３，３４，３５゜６６の４
つの４ビツト入力群Ｂ１．Ｂ２．Ｂ３゜Ｂ４にそれぞれ
接続される。
３１．３２の出力は比較器３３，３４，３５゜６６の４
つの４ビツト入力群Ｂ１．Ｂ２．Ｂ３゜Ｂ４にそれぞれ
接続される。
比較器６ろ、３４，３５，３６は、アドレスチャンネル
４２のリード線ＢＡＯ３−０６に接続される別の入力群
ＡＩ、Ａ２．Ａ３．Ａ４をそれぞれ有する。
４２のリード線ＢＡＯ３−０６に接続される別の入力群
ＡＩ、Ａ２．Ａ３．Ａ４をそれぞれ有する。
比較器３り、３４．３５．５６は、入力Ａｉ で受取
った二進コードを入力Ｂｉで受取った二進コードと比較
し、それぞれＢ １）ＡＩ 、Ｂ２＞Ａ２ 。
った二進コードを入力Ｂｉで受取った二進コードと比較
し、それぞれＢ １）ＡＩ 、Ｂ２＞Ａ２ 。
Ｂ３＞Ａ３ 、Ａ４＞Ｂ４の場合には論理レベル１１１
″の信号を出力に与える。
″の信号を出力に与える。
これらの比較器は、伝播時間を小さくした集積回路とし
て出れている市販の比較器の中から適当に選んでよい。
て出れている市販の比較器の中から適当に選んでよい。
例えば、テキサス（インスッルメンツ社）製の比較回路
７４８８５は入力から出力までの最大信号伝播時間が１
６．５＋）秒であり、本発明で適当に使用されてよい。
７４８８５は入力から出力までの最大信号伝播時間が１
６．５＋）秒であり、本発明で適当に使用されてよい。
比較器７４８８５には、論理レベル″′１″の信号で比
較結果Ａ）Ｂ 、Ａ＜Ｂ 、Ａ＝Ｂをそれぞれ仰らせる
６つの異なる出力がある。
較結果Ａ）Ｂ 、Ａ＜Ｂ 、Ａ＝Ｂをそれぞれ仰らせる
６つの異なる出力がある。
前に述べたように、本発明では比較器７４８８５の出力
の１つだけが用いられる。
の１つだけが用いられる。
出力４２，４３．４４はデコーダ６Ｂの選択人力１１、
Ｉ２．Ｈ３に接続される。
Ｉ２．Ｈ３に接続される。
テキサスインスツルメンツ社製でコード番号７４８１３
８の集積回路として市販で手に入いるデコーダ６８は、
選択入力で受取った二進コードを８個の出力ピンＹＯ１
・・・・・・、Ｙ７の中の１つで論理レベル″Ｏｎの信
号に復調する。
８の集積回路として市販で手に入いるデコーダ６８は、
選択入力で受取った二進コードを８個の出力ピンＹＯ１
・・・・・・、Ｙ７の中の１つで論理レベル″Ｏｎの信
号に復調する。
本発明では、それら８個の出力ビンの中の４個だけが使
用される。
用される。
デコーダ７４８１５８の最大伝播時間は１５＋）秒であ
る。このデコーダには２つの制御人力Ｇ２Ａ、Ｇ２Ｂ
が備えられる。
る。このデコーダには２つの制御人力Ｇ２Ａ、Ｇ２Ｂ
が備えられる。
デコーダ７４８１３８の作業を規定する論理テーブルは
次の第２表のようになるＯ 第２表 Ｇ２Ａ Ｇ２Ｂ ＩＩ Ｉ２ Ｈ３ＹＯＹＩ Ｙ２ Ｙ
３ Ｙ４ Ｙ５ Ｙ６ Ｙ７ＨＸＸＸＸＨＨｆ（ＨＨＨ
ＨＨ Ｘ ＨＸＸＸ）ＴＨＨＨＨＨＨＨ Ｌ Ｌ ＬＬＬＬＨＨＨＨＨＨＨ Ｌ Ｌ ＬＬＨＨＬＨＨＨＨＨＨ Ｌ Ｌ ＬＨＬＨＨＬＨＨＨＨＨ Ｌ Ｌ ＬＨＨＨＨＨＬＨＨＨＨ Ｌ Ｌ ＨＬＬＨＨＨＨＬＨＨＨ Ｌ ＬＨＬＨＨＨＨＨＨＬＨＨ Ｌ ＬＨＨＬＨＨＨＨＨＨＬＨ Ｌ ＬＨＨＨＨＨＨＨＨＨＨＬ 第２表において、記号り、Ｘ、Ｈは入力／出力に存する
信号が電気的／論理的信号＠Ｏ″。
次の第２表のようになるＯ 第２表 Ｇ２Ａ Ｇ２Ｂ ＩＩ Ｉ２ Ｈ３ＹＯＹＩ Ｙ２ Ｙ
３ Ｙ４ Ｙ５ Ｙ６ Ｙ７ＨＸＸＸＸＨＨｆ（ＨＨＨ
ＨＨ Ｘ ＨＸＸＸ）ＴＨＨＨＨＨＨＨ Ｌ Ｌ ＬＬＬＬＨＨＨＨＨＨＨ Ｌ Ｌ ＬＬＨＨＬＨＨＨＨＨＨ Ｌ Ｌ ＬＨＬＨＨＬＨＨＨＨＨ Ｌ Ｌ ＬＨＨＨＨＨＬＨＨＨＨ Ｌ Ｌ ＨＬＬＨＨＨＨＬＨＨＨ Ｌ ＬＨＬＨＨＨＨＨＨＬＨＨ Ｌ ＬＨＨＬＨＨＨＨＨＨＬＨ Ｌ ＬＨＨＨＨＨＨＨＨＨＨＬ 第２表において、記号り、Ｘ、Ｈは入力／出力に存する
信号が電気的／論理的信号＠Ｏ″。
’ Ｉｌｏ” （中立）、１１１７１であることをそ
れぞれ示す。
れぞれ示す。
比較器６０の出力４５は比較′ｒＥ３７の制御人力Ｇ２
ＡとｏＲｒ−ト４１の第１の入力とに接続される、 アドレスチャンネル４２のリード線ＢＡＯＯ。
ＡとｏＲｒ−ト４１の第１の入力とに接続される、 アドレスチャンネル４２のリード線ＢＡＯＯ。
ＢＡＤｌはＯＲ’７”−ト３９の入力に接続される。
ＯＲデート６９の出力はＯＲデート４０の一方の入力に
接続される。ＯＲ””−）４０の他方の入力には、アド
レスチャンネル４２のリード線ＢＡＯ２が接続される。
接続される。ＯＲ””−）４０の他方の入力には、アド
レスチャンネル４２のリード線ＢＡＯ２が接続される。
ＯＲ７”−１４０の出力はデコーダ３７０制御人力Ｇ２
Ｂ とＯＲデート４１の第２の入力とに接続される。
Ｂ とＯＲデート４１の第２の入力とに接続される。
デコーダろ７の出力Ｙ７は、リード線ＭＥＭＳ１および
ケースＨ１のソケットコネクタを介して対応設置モジュ
ールに接続され、該モジュールに選択信号を与える。
ケースＨ１のソケットコネクタを介して対応設置モジュ
ールに接続され、該モジュールに選択信号を与える。
同様に、出力Ｙ３ 、Ｙｌ 、ＹＯはリード線ＭＥＭＳ
２．ＭＥＭＳ３．ＭＥＭＳ４ およびケースＨ２゜Ｈ
３，Ｈ４のソケットコネクタを介してそれぞれの対応設
置モジュールに接続される。
２．ＭＥＭＳ３．ＭＥＭＳ４ およびケースＨ２゜Ｈ
３，Ｈ４のソケットコネクタを介してそれぞれの対応設
置モジュールに接続される。
メモリモジュール選択ユニットおよび全体的な選択装置
の動作は極めて簡巣である。
の動作は極めて簡巣である。
システム初期化の間、中央ユニット１は設置された作業
メモリのｄｔを読取るためのコマンドをメモリ制御ユニ
ット乙に送る。
メモリのｄｔを読取るためのコマンドをメモリ制御ユニ
ット乙に送る。
そのようなコマンドによって、中央ユニット１は、利用
可能なメモリケースＨ１，Ｈ２，Ｈ３，Ｈ４に設置され
たモジュールのそれぞれのメモリ接置を表わす二進コー
ドをマルチプレクサ２１．レジスタ２０およびチャンネ
ル６を介して受取る。
可能なメモリケースＨ１，Ｈ２，Ｈ３，Ｈ４に設置され
たモジュールのそれぞれのメモリ接置を表わす二進コー
ドをマルチプレクサ２１．レジスタ２０およびチャンネ
ル６を介して受取る。
それらの二進コードは、中央ユニットの内部資源を用い
て４ビットコードＧ１．Ｇ２．Ｇ３．Ｇ４に変換される
。これら４ビツトコードの意味は次の通りである。
て４ビットコードＧ１．Ｇ２．Ｇ３．Ｇ４に変換される
。これら４ビツトコードの意味は次の通りである。
Ｇ１：これは単位容量１２８ワードの倍量でモジュール
Ｍ１の容量値を表わす。
Ｍ１の容量値を表わす。
例えば
Ｇに〇〇〇〇ならば、モジュールＭ１は見当たらない；
Ｇ１＝０００１ならば、１２８にワードの容量値である
； Ｇ１＝００１０ならば、２５６にワードの容量値である
； Ｇ１＝０１００ならば、５１２にワードの容量である。
； Ｇ１＝００１０ならば、２５６にワードの容量値である
； Ｇ１＝０１００ならば、５１２にワードの容量である。
Ｇ２：Ｑれは単位容量１２８にワードの倍量でモジュー
ルＭ１．Ｍ２の合計容量値を表わす。
ルＭ１．Ｍ２の合計容量値を表わす。
例えば、モジュールＭ１ 、Ｍ２の容量がそれぞれ５１
２にワードであればＧ２＝１０００である。もし両モジ
ュールＭ１゜Ｍ２が見当らないときは、Ｇ２＝００００
になる。
２にワードであればＧ２＝１０００である。もし両モジ
ュールＭ１゜Ｍ２が見当らないときは、Ｇ２＝００００
になる。
中間の容量値に対してはＧ２は中間の二進値をとる。
Ｇ５：これは単位容量１２８にワードの倍量でモジュー
ルＭ１．Ｍ２．Ｍ３の合計容量値を表わす。
ルＭ１．Ｍ２．Ｍ３の合計容量値を表わす。
Ｇ６は００００と１１００間の種々の二進値をとる。
Ｇ４：これは本位ｆ１１２８にワードの倍量でモジュー
ルＭｌ 、Ｍ２ 、Ｍ３ 、Ｍ４の合計容量値から１つ
引いた値を表わす。
ルＭｌ 、Ｍ２ 、Ｍ３ 、Ｍ４の合計容量値から１つ
引いた値を表わす。
少なくとも１つのモジュールが存在しなければならない
、Ｇ４は００００と１１１１間の種々の二進値をとる。
、Ｇ４は００００と１１１１間の種々の二進値をとる。
書込みコマンドによって中央ユニット１は、チャンネル
６およびメモリ制御ユニット６を介してメモリ選択ユニ
ット７にコードＧｌ 、Ｇ２ 、Ｇ３．Ｇ４を送る。こ
れらのコードは、コマンドＬＤによってレジスタ５１．
５２にロードされる。この時点で選択ユニット７は幾つ
かのメモリモジュールを選択するための準備ができる。
６およびメモリ制御ユニット６を介してメモリ選択ユニ
ット７にコードＧｌ 、Ｇ２ 、Ｇ３．Ｇ４を送る。こ
れらのコードは、コマンドＬＤによってレジスタ５１．
５２にロードされる。この時点で選択ユニット７は幾つ
かのメモリモジュールを選択するための準備ができる。
実際、メモリがアドレスされると、リード線ＢＡＯＯ−
ＢＡＯ６上に現われるアドレスビットは選択ユニット７
に送られるＯ そのようなビットで表わされる二進コードは、ビットＢ
ＡＯ７−２３で表わされる残りの二進コードを除き１２
８にワードの倍量でメモリアドレスを示す。
ＢＡＯ６上に現われるアドレスビットは選択ユニット７
に送られるＯ そのようなビットで表わされる二進コードは、ビットＢ
ＡＯ７−２３で表わされる残りの二進コードを除き１２
８にワードの倍量でメモリアドレスを示す。
ピッ） ＢＡＯＯ−ＢｉＯ２は０に等しいかどうか検査
される。
される。
実際、ビットＢＡＯＯ−ＢＡＯ２の１つでも０に等しけ
れば、これはメモリアドレスが設置可能な最大メモリ容
量を超えていることを意味する。
れば、これはメモリアドレスが設置可能な最大メモリ容
量を超えていることを意味する。
この検倉操作はＯＲデート３９．４０によって行われる
。
。
もし上述の条件が生じれば、０Ｒｒ−ト４０の出力は論
理レベル″１＃になる。
理レベル″１＃になる。
しかしながら、設置されたメモリ容量が設置可能な最大
メモリ容量より小さい場合もある。従って、ビットＢＡ
Ｏ３−ＢＡＯ６が設置されたメモリ容量より大きなメモ
リアドレスを表わさないことを検査する必要がある。
メモリ容量より小さい場合もある。従って、ビットＢＡ
Ｏ３−ＢＡＯ６が設置されたメモリ容量より大きなメモ
リアドレスを表わさないことを検査する必要がある。
そのような検査操作は比較器６６によって行われる。
実際、 （ピッ）ＢａＯ２−０６によって表わされるコ
ードである）Ａ４がＢ４より小さいかまたはそれに等し
ければ（条件Ａ４＞Ｂ４は検証されない）、これはメモ
リ容ｔ（下位のビットは無視する）が設定容量から単位
容量１２８Ｋを減じた値より小さいかまたはそれに吟し
いことを意味し、従って、下位のビットを考慮してもメ
モリアドレスが設置容量に等しいかまたはそれに等しい
ことを意味する。
ードである）Ａ４がＢ４より小さいかまたはそれに等し
ければ（条件Ａ４＞Ｂ４は検証されない）、これはメモ
リ容ｔ（下位のビットは無視する）が設定容量から単位
容量１２８Ｋを減じた値より小さいかまたはそれに吟し
いことを意味し、従って、下位のビットを考慮してもメ
モリアドレスが設置容量に等しいかまたはそれに等しい
ことを意味する。
逆に、Ａ４がＢ４より大きければ、これはメモリアドレ
スが設置容量より大きいことを意味する。
スが設置容量より大きいことを意味する。
そのような条件に対して、比較器３６の出力４５は論理
レベル″′１”になり、人力Ｇ２Ａを介してデコーダろ
８の全部の出力を論理レベル＠１′にロックする。
レベル″′１”になり、人力Ｇ２Ａを介してデコーダろ
８の全部の出力を論理レベル＠１′にロックする。
更に、０Ｒ）ｆ−）４１を介してメモリオーバーフロー
信号がリード線４６に発生され、エラー信号としてバス
６を介し制御ユニット１へ送られる。
信号がリード線４６に発生され、エラー信号としてバス
６を介し制御ユニット１へ送られる。
ビットＢＡＯＯ，ＢＡＤ１．ＢＡＯ２のいずれか１つだ
けが論理レベル＠１″′であれば、メモリオーバーフロ
ー条件が生じる。
けが論理レベル＠１″′であれば、メモリオーバーフロ
ー条件が生じる。
メモリアドレスが設置メモリ容量より小さいと仮定すれ
ば、モジュール選択は比較器３３，３４゜′５５によっ
て一行われる。
ば、モジュール選択は比較器３３，３４゜′５５によっ
て一行われる。
実際、比較されるアドレス部分がＢｌ 、Ｂ２．Ｂ３よ
り小さいならば、これは第１のモジュールの容量がメモ
リアドレスを超えることを意味する。
り小さいならば、これは第１のモジュールの容量がメモ
リアドレスを超えることを意味する。
その場合、比較器の出力４２ 、４３ 、４４は全て論
理レベル″′１″になり （Ｂｌ＞ＡＩ、Ｂ２＞Ａ２．
Ｂ３＞Ａ３）、デコーダ３７の出カフ７は論理レベル″
′０＃になってメモリモジュールＭ１に論理レベル＠Ｄ
”の選択信号ＭＥＭＳＩを与える。
理レベル″′１″になり （Ｂｌ＞ＡＩ、Ｂ２＞Ａ２．
Ｂ３＞Ａ３）、デコーダ３７の出カフ７は論理レベル″
′０＃になってメモリモジュールＭ１に論理レベル＠Ｄ
”の選択信号ＭＥＭＳＩを与える。
条件Ｂ１）ＡＩ、は確証されないがしかし他の条件が確
証されたとき、これはメモリモジュールが第１のモジュ
ールの容量より大きいが第１および第２のモジュールの
合計容量よりは大きくないことを意味する。
証されたとき、これはメモリモジュールが第１のモジュ
ールの容量より大きいが第１および第２のモジュールの
合計容量よりは大きくないことを意味する。
そのような条件に対してデコーダ６７の出力Ｙ３が論理
レベル“０′に低下することが前に示した論理テーブル
から容易に認識されよう。
レベル“０′に低下することが前に示した論理テーブル
から容易に認識されよう。
出力Ｙ６は、モジュールＭ２の選択入力に接続され、モ
ジュールＭ２に論理レベル”０”の信号ＭＥＭＳ２を与
える。
ジュールＭ２に論理レベル”０”の信号ＭＥＭＳ２を与
える。
同様に、Ｂ １ ＞Ａ Ｉならば、Ｂ２＞Ａ２は検証さ
れないがＢ ３ ）Ａ ３が検証され、これはメモリア
ドレスが第１およびｊｉ！２のモジュールの合計容量値
より大きいが第１、第２および第３のモジュールの合計
容量値よりは小さいことを意味する。
れないがＢ ３ ）Ａ ３が検証され、これはメモリア
ドレスが第１およびｊｉ！２のモジュールの合計容量値
より大きいが第１、第２および第３のモジュールの合計
容量値よりは小さいことを意味する。
前に示した論理テーブルから、そのような条件に対して
デコーダ６７の出力Ｙ１は論理レベル″′０”になるこ
とが分る。
デコーダ６７の出力Ｙ１は論理レベル″′０”になるこ
とが分る。
出力Ｙ１は、モジュールＭ６の選択入力に接続され、モ
ジュールＭ３に論理レベル″′０”の信号ＭＥＭＳ３を
与える。
ジュールＭ３に論理レベル″′０”の信号ＭＥＭＳ３を
与える。
最後に、もし条件Ｂｌ＞ＡＩ、Ｂ２＞Ａ２．Ｂ３＞Ａ３
のいずれも検証されないならば、これはメモリアＦ ｖ
ｘ７ｊ）を第１ 、＠ ２および第３のモジュールの合
計容量値より大きいことを意味する。
のいずれも検証されないならば、これはメモリアＦ ｖ
ｘ７ｊ）を第１ 、＠ ２および第３のモジュールの合
計容量値より大きいことを意味する。
そのような条件に対してデコーダ６７の出力ＹＯは論理
レベル″′ｏ＃になる。
レベル″′ｏ＃になる。
出力ＹＯは、モジュールＭ４の選択入力に接続され、モ
ジュールＭ４に論理レベル″′０＃の信号ＭＥＭＳ４を
与える。
ジュールＭ４に論理レベル″′０＃の信号ＭＥＭＳ４を
与える。
従って、エラー信号が発生されるメモリオーバーフロー
条件の場合を除き、選択ユニット７はアドレスビットを
受けとってから６０÷３１＋）秒より大きくなり最大遅
延時間をもって選択信号を適当なモジュールに送る。
条件の場合を除き、選択ユニット７はアドレスビットを
受けとってから６０÷３１＋）秒より大きくなり最大遅
延時間をもって選択信号を適当なモジュールに送る。
本発明による選択装置は、従来の選択装置に使われるよ
うな論理的加算及び減算回路網を必要としないため、極
めて簡単かつ安価な回路構成である。
うな論理的加算及び減算回路網を必要としないため、極
めて簡単かつ安価な回路構成である。
本発明においては、設定されたメモリ容量を計算する演
算操作が中央ユニットに割当てられ、システム初期化期
間中あるいはメモリモジュールの追加／除去／削除のた
めのメモリ再構成の期間中に実行される。勿論、この演
算操作は他の適当な機会、例えばシステムの動作期間中
にメモリモジュールが故障あるいは誤動作していると認
められたときにも実行されてよい。この場合、故障モジ
ュールを物理的にメモリ内に残したままでも、そのモジ
ュールにメモリ容量１零”をふり当てることにより論理
的には中央ユニットから排除される。
算操作が中央ユニットに割当てられ、システム初期化期
間中あるいはメモリモジュールの追加／除去／削除のた
めのメモリ再構成の期間中に実行される。勿論、この演
算操作は他の適当な機会、例えばシステムの動作期間中
にメモリモジュールが故障あるいは誤動作していると認
められたときにも実行されてよい。この場合、故障モジ
ュールを物理的にメモリ内に残したままでも、そのモジ
ュールにメモリ容量１零”をふり当てることにより論理
的には中央ユニットから排除される。
その際、モジュール選択ユニットによって故障モジュー
ルに先行する作業メモリモジュールと故障モジュールの
後に続く作業メモリモジュールとから構成される１つの
連続的なメモリ空間を規定する論理的メモリ再構成が行
われる。
ルに先行する作業メモリモジュールと故障モジュールの
後に続く作業メモリモジュールとから構成される１つの
連続的なメモリ空間を規定する論理的メモリ再構成が行
われる。
上述したメモリ再構成は、同時に数個のモジュールが故
障した場合でも勿論有効である。
障した場合でも勿論有効である。
本発明では極めて巧妙な技術；すなわち、設置されたメ
モリモジュールの容量値とメモリアドレスの最上位ビッ
トとの間で行われる比較演算操作およびメモリ容量から
単位容量（このときには使用されない下位のアドレスビ
ットによってアドレスビットによってアドレス可能な最
大容量）を差引いた容量値とメモリアドレスの最上位ビ
ットとの間で行われる比較演算操作が用いられる。
モリモジュールの容量値とメモリアドレスの最上位ビッ
トとの間で行われる比較演算操作およびメモリ容量から
単位容量（このときには使用されない下位のアドレスビ
ットによってアドレスビットによってアドレス可能な最
大容量）を差引いた容量値とメモリアドレスの最上位ビ
ットとの間で行われる比較演算操作が用いられる。
このような技術によって、並列構成の比較器を最小限ま
で減少できる。
で減少できる。
更に、メモリモジュールを臨時的あるいは偶然的に挿入
設定することができ、また中間のメモリ位置を空状態の
ままにしておくこともできる。
設定することができ、また中間のメモリ位置を空状態の
ままにしておくこともできる。
第１図は本発明を適用したデータ処理システムのブロッ
ク図、 第２図は１つのメモリモジュールの構成を示すブロック
図、 Ｗｃ３図は本発明のシステムにおけるメモリ制御ユニッ
トの回路構成を示すブロック図、および第４図は本発明
のシステムにおけるメモリモジュール選択ユニットの回
路構成を示すブロック図である。 １・・・・・・中央ユニット、２・・・・・・作業メモ
リ、。６・・・・・・チャンネル、６・・・・・・メモ
リ制御ユニット、７・・・・・・メモリモジュール選択
ｉ、Ｍ、 、 Ｍ２． Ｍ３． Ｍ４・・・・・・メモ
リモジュール％ Ｈ，、Ｈ２，Ｈ３，Ｈ４・・・・・・
メモリケース、ＥＣＨｌｉ、ＥＣＨ２ｉ−・・・・リー
ド線、９．１７・・・・・トリステートテート群、１２
．１３．２０・・・・・・レジスタ、１４・・・・・・
逆マルチゾレクサ、２１・・・・・・マルチブレフサ、
２６〜２６・・・・・・プルアップ抵抗、３１．３２・
・・・・・抵抗、６６〜６６・・・・・・比較器、３６
・・・・・・デコーダ特許出願人 ハネイウエル・イ
ンフォメーション・システムス・イタリア・ニス・ビー
・ ア （外４名） 手続補正書 昭和５２年２月７３日 特許庁未官若杉和 夫殿 昭和５７年特許願第 ２ｏｊｆＯｒ 号事件との関係
特許出願人 住所
ク図、 第２図は１つのメモリモジュールの構成を示すブロック
図、 Ｗｃ３図は本発明のシステムにおけるメモリ制御ユニッ
トの回路構成を示すブロック図、および第４図は本発明
のシステムにおけるメモリモジュール選択ユニットの回
路構成を示すブロック図である。 １・・・・・・中央ユニット、２・・・・・・作業メモ
リ、。６・・・・・・チャンネル、６・・・・・・メモ
リ制御ユニット、７・・・・・・メモリモジュール選択
ｉ、Ｍ、 、 Ｍ２． Ｍ３． Ｍ４・・・・・・メモ
リモジュール％ Ｈ，、Ｈ２，Ｈ３，Ｈ４・・・・・・
メモリケース、ＥＣＨｌｉ、ＥＣＨ２ｉ−・・・・リー
ド線、９．１７・・・・・トリステートテート群、１２
．１３．２０・・・・・・レジスタ、１４・・・・・・
逆マルチゾレクサ、２１・・・・・・マルチブレフサ、
２６〜２６・・・・・・プルアップ抵抗、３１．３２・
・・・・・抵抗、６６〜６６・・・・・・比較器、３６
・・・・・・デコーダ特許出願人 ハネイウエル・イ
ンフォメーション・システムス・イタリア・ニス・ビー
・ ア （外４名） 手続補正書 昭和５２年２月７３日 特許庁未官若杉和 夫殿 昭和５７年特許願第 ２ｏｊｆＯｒ 号事件との関係
特許出願人 住所
Claims (1)
- 【特許請求の範囲】 （１１少なくとも通信パス（３）を介して相互接続され
る中央ユニット （１）とモジュール構造の作業メモリ
（２）とを備え、前記作業メモリにはメモリ制御ユニ
ット （６）を設けるとともにｎ個の１１序付けられた
メモリケース（Ｈｌ。 Ｈ２、Ｈ５、Ｈ４）に最小メモリ容量に等しいかまたは
その倍量のメモリ容量を有するモジュール（Ｍｌ 、Ｈ
２、Ｈ３、Ｈ４）をそれぞれ収容設置するデータ処理シ
ステムにおけるメモリモジュール選択及び再構成装置で
あって、−前記メモリ制御ユニットおよび各前記モジュ
ール内に設けられ、各々が関連ケースに設置されたモジ
ュールのメモリ容量を表わすかまたは設置モジュールが
見当らないことを表わす複数個の第１の二進コードを各
メモリケースにつき１コードずつ発生する第１の装置（
２３゜２４．２５．２６ 、ＥＣＨｌ、、ＥＣＨ２ｉ）
と；一前記メモリ制御ユニット内に設けられ、前記中央
ユニットのコマンドに従い前記第１′の二進コードを前
記通信バスを介して前記中央ユニットに転送する第２の
装置（２１，２０，９）と； 一前記メモリ制御ユニット内に設けられ、６各が関連メ
モリケースおよび順序的に先行するメモリケースに設置
されたモジュールの累積メモリ容量を表わす複数個の第
２の二進コードを各メモリケースにつき１コードずつお
よびメモリアドレスを前記中央ユニットから受取る第３
の装置（１７，１２，１４１とニ ー（イ）前記第６の装置に接続され、前記第２の二進コ
ードと前記メモリアドレスの予め定められた部分とを受
取る入力、 （→ 谷メモリケースに対して１つずつあてがわれ、各
々が前記第２の二進コードを記憶する複数のレジスタ（
３１，，３２）、（ハ）各メモリケースに対して一つず
つあてがわれ、各々が前記メモリアドレスの予め定めら
れた部分と対応メモリケースに関連する前記第２の二進
コードとを入力として受取るとともに、それらメモリア
ドレス部分と第２の二進コード間でなされる比較を表わ
す二進信号を出力として発生する複数の比較器（３３、
３４、３５、３６１および、 に）各前記比較器から前記二進信号を受取るための入力
と各々が１つのメモリケースに接続される複数の出力と
を備え、前記比較器から受取った前記二進信号に従いモ
ジュール選択信号を前記複数の出力の中から選択された
１つの出力に発生し、関連メモリケースに設置されたモ
ジュールの選択入力に前記モジュール選択信号を与える
デコーダ（６７）、を有するメモリモジュール選択器（
７）と；を具備するメモリモジュール選択及び再構成装
置０ （２）各前記第２の二進コードをＧ、を各前記メモリケ
ースに設置されるメモリ容量をｓｉ、前記最小メモリＷ
ｌｋをＢ、およびメモリケース番号をｎでそれぞれ表わ
すと、前記第２の二進コードは次式； ％式％） で表わされる特許請求の範囲第１項に記載のデータ処理
システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| IT25266A/81 | 1981-11-24 | ||
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ID=11216172
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