KR890003486B1

KR890003486B1 - 카운터를 이용한 sram 이중 억세스 제어회로

Info

Publication number: KR890003486B1
Application number: KR1019850010010A
Authority: KR
Inventors: 김영수
Original assignee: 삼성전자 주식회사; 정재은
Priority date: 1985-12-30
Filing date: 1985-12-30
Publication date: 1989-09-22
Also published as: KR870006468A

Abstract

내용 없음.

Description

[발명의 명칭]

카운터를 이용한 SRAM 이중 억세스 제어회로

[도면의 간단한 설명]

제1도는 본 발명의 회로도.

제2도는 본 발명이 적용된 1실시예를 도시한 회로도.

제3도는 주컴퓨터에서만 SRAM을 억세스할 경우의 플로우챠트.

제4도는 단말장치에서만 SRAM을 엑세스할 경우의 플로우챠트.

제5도는 단말장치에서 SRAM을 억세스하는 중에 주컴퓨터에서 억세스할 경우의 플로우챠트.

제6도는 주컴퓨터에서 SRAM을 억세스하는 중에 단말장치에서 억세스할 경우의 플로우챠트.

제7도는 컴퓨터와 단말장치에서 동시에 SRAM을 억세스할 경우의 플로우챠트.

제8도~제12도는 제3도~제7도에 따른 타이밍챠트이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 주컴퓨터 2 : 단말장치

3 : SRAM 4 : 제어부

5 : 디코더 6 : 랫치회로

7 : 카운터부 BF₁~BF₂: 버퍼

FF₁: JK플립플롭 FF₂~FF₅: D플립플롭

HEN,TEN,EXEN,EW,TW : 제어부(4)의 제어신호

[발명의 상세한 설명]

산업상의 이용분야

본 발명은 주컴퓨터와 단말장치 사이에 SRAM(Static Random Access Memory)을 설치하고 그 SRAM을 매개로 데이터를 교신함에 있어서, 주컴퓨터의 입출력포트를 최소한도로 사용하면서 SRAM을 억세스하도록 된 카운터를 이용한 SRAM 이중 억세스 제어회로에 관한 것이다.

종래의 기술 및 그 문제점

일반적으로 주컴퓨터와 외부주변장치가 데이터를 상호 교신할 때 직렬전송보다 병렬전송식이 교신속도가 빠르기 때문에 병렬전송식이 주로 이용되고 있는바, 이에 대한 많은 인터페이스회로들이 소개되고 있다.

그러나 이러한 병렬전송방식을 이용한다고 해도 주컴퓨터는 그 데이터전송의 대상이 되는 외부주변장치의 상태를 점검해서 외부주변장치가 송신 혹은 수신준비가 갖추어졌을때 비로소 데이터를 1 바이트씩 교신하게 되므로, 외부주변 장치의 준비여부를 감지해야 하는 시간만큼 주컴퓨터에서의 교신시간이 지연되어 주텀퓨터의 데이터처리능률을 저하시키게 되는 요인이 되고 있다.

또한, 주컴퓨터의 메모리는 각 컴퓨터의 특성에 따라 일정한 용량의 메모리영역이 설정되어 있기 때문에 컴퓨터네트워크를 구성하는 경우 주컴퓨터에서 많은 정보량을 처리하다보면 데이터전송을 위한 메모리영역이 부족하게 된다. 따라서 전송되는 정보량이 제한되므로 그만큼 교신속도가 떨어지게 되어, 주컴퓨터의 데이터처리능률을 증진시키거나 데이터의 교신속도를 높이기 위해서는 전송용의 메모리영역의 확장이 불가피하게 되었다.

이와 같이 요구에 따라 출원인은 특허 제26875호(명칭 : SRAM억세스 제어회로)에서 주컴퓨터와 단말장치간에 SRAM을 설치하고 데이터를 교신할 수 있도록 한 발명을 소개한 바 있는데, 상기 발명에서는 주컴퓨터에서 SRAM을 억세스하고자 할때 주컴퓨터의 입출력포트를 이용하여 직접 SRAM의 어드레스를 지정함으로써 억세스하는 방식을 사용하였다.

그런데 이러한 종래의 방식은 주컴퓨터에서 입출력포트를 이용하여 SRAM의 어드레스를 직접 지정하게 됨에 따라 메모리영역으로서 확장시킨 SRAM의 용량만큼 그 어드레스를 지정하기 위한 위한 주컴퓨터의 출력포트를 많이 할당해야 되기 때문에 주컴퓨터의 출력포트를 적게 할당하게 되면 확장메모리영역으로서의 SRAM의 용량이 작아지게 된다고 하는 결점이 있었다.

발명의 목적

본 발명은 상기와 같은 결점을 개선하기 위해 발명된 것으로, 주컴퓨터와 외부주변장치간에 SRAM을 설치하여 데이터전송을 위한 메모리영역을 공유함에 있어서, SRAM을 억세스하기 위한 주컴퓨터의 입출력포트수 즉 입출력어드레스수를 줄일 수 있고, SRAM의 메모리용량을 최대한 확장시킬수 있도록 된 카운터를 이용한 SRAM 이중 억세스 제어회로를 제공하고자 함에 그 목적이 있다.

발명의 구성

상기와 같은 목적을 달성하기 위한 본 발명은 주컴퓨터(1)와 단말장치(2) 사이에 SRAM(3)을 설치하고, 상기 주컴퓨터(1)와 단말장치(2)가 상기 SRAM(3)를 억세스할 때 데이터가 상호 충돌되지 않으면서 억세스가 순차적으로 이루어지도록 제어하는 제어부(4)를 구비하여 구성된 SRAM억세스제어회로에 있어서, 상기 주컴퓨터(1)의 입출력포트(EXA₀~EXA₂) 및 입출력선택신호(EXIO)의 출력단에 디코더(5)를 연결하고, 이 더코더(5)의 출력단(Q₀~Q₄)에는 상기 제어부(4)와 랫치회로(6) 및 카운터부(7)를 각각 연결하며, 상기 랫치회로(6)의 입력단(D₀, D1)과 출력단(Q₀, Q₁)에는 각각 주컴퓨터(1)의 데이터션(D₀, D₁)과 카운터부(7)의 입력단(R/C, U/D)을 연결하고, 상기 카운터부(7)에는 주컴퓨터(1)의 데이터선(D₀~D₇)과 제어부(4)의 출력단(EXEN)및 상기 SRAM(3)의 어드레스선(A₀~A₁₁)을 각각 연결하여 주컴퓨터(1)의 적은 입출력포트와 데이터선을 이용하여 카운터부(7)에 초기어드레스를 셋팅시키고, 이 카운터부(7)에 의해 생성된 어드레스로 SRAM(3)을 억세스하도록 구성된다.

작용

이와같은 구성된 본 발명은 주컴퓨터에서 SRAM을 억세하기 위해 주컴퓨터의 입출력포트와 데이터선을 통하여 카운터에 SRAM을 지정하기 위한 최초어드레스를 셋팅시켜 놓고, 이 카운터에 의해 어드레스를 증가 또는 감소시키면서 데이터를 SRAM에 기록 또는 독출하게 된다.

[실시예]

이하, 도면을 참조하여 본 발명의 1실시예를 상세히 설명한다.

제1도는 본 발명의 회로도로서, 먼저 주컴퓨터(1)에서 SRAM(23)을 억세스하기 위해서는 카운터부(7)에 초기어드레스를 셋팅시키게 되는바, 즉 주컴퓨터(1)에서 입출력포트(EXA₀~EXA₂)를 통해 랫치회로(6)를 선택하기 위한 신호와 칩이네이블신호(EXIO)를 더코더(5)에 공급하면, 디코더(5)의 출력단(Q₅)으로부터 랫치회로(6)의 클럭신호입력단(CK)에 하이신호가 인가되어 랫치회로(6)의 입력단(D₀~D₁)에 입력되는 데이터(D₀~D₁)의 상태가 래치된후 카운터부(7)의 각 레지스터/카운터선택입력단(R/C)과 업/다운입력단(U/D)에 인가된다. 이랫치회로(6)의 출력신호(Q₁₀)에 따라 카운터부(7)가 데이터를 저장하기만 하는 레지스터로서 동작을 할 것인지 카운터로서 동작할 것인지가 결정되는데, 카운터로 동작될 시에는 랫치회로(6)의 출력신호(Q₁)에 따라 업카운트할 것이지 다운카운트할 것이지가 결정된다. 한편, 디코더(5)의 출력단(Q₀)으로부터 각 카운터(7A,7B,7C)의 클리어입력단(CLR)에 로우레벨의 신호가 인가되면 모든 카운터는 클리어된다.

다음에 주컴퓨터(1)에서 8비트의 로우어드레서(A₀~A₇)에 해당되는 데이터를 카운터부(7)의 데이터입출력단(D₀~D₇)에 출력시키고, 입출력포트(EXA₀~EXA₂, EXIO)로 소정의 신호를 출력시켜 디코더(5)로부터 카운터(7A, 7B)에 로우어드레스(A₀~A₇)를 셋팅시키기 위한 로딩단자(LD₁)에 로우신호가 입력되도록 한다. 그러면, 로우어드레스(A₀~A₃)를 출력하는 카운터(7A)에는 데이터선(D₀~D₃)을 통해 입력되는 데이터에 의해 로우어드레스(A₀~A₃)가 설정되고, 로우어드레스(A₄~A₇)를 출력하는 카운터(7B)에는 데이터선(D₄~D₇)을 통해 입력되는 데이터에 의해 로우어드레스(A₄~A₇)가 설정된다. 마찬가지로 4비트의 하이어드레스(A₈~A₁₁)를 셋팅시킴으로써 카운터부(7)는 12비트의 어드레스가 셋팅되는 것이다. 이 셋팅된 어드레스는 주컴퓨터(1)에서 SRAM(3)을 억세스하는 어드레스의 최초어드레스가 된다.

이와같이 카운터부(7)에 초기어드레스가 셋팅된 후에는 주컴퓨터(1)에서 SRAM(3)을 억세스할 때마다 카운터부(7)의 클럭단자(CCK,RCK)에 클럭신호가 인가되도록 입출력포트(EXA₀~EXA₂,EXIO)를 통해서 디코더(5)에 소정의 신호를 인가한다. 이렇게 카운터부(7)에 클럭신호가 인가되면 카운터부(7)는 다운카운트를 하게 되고, 이에 따라 카운터부(7)에서 출력되는 어드레스가 1씩 증가 또는 감소하게 되어 SRAM(3)을 억세스하는 어드레스가 1씩 증가 또는 감소하게 되는 것이다. 도면에서 카운터(7A)의 리플캐리 출력단(RCO)은 카운터(7B)의 클럭입력단(RCK,CCK)에 접속되고, 이 카운터(7B)의 리플캐리출력단(RCO)은 다음 카운터(7C)의 클럭입력단(RCK,CCK)에 접속되어, 전단으로부터의 캐리출력에 따라 카운트하게 된다.

즉, 카운터부(7)에 공급되는 클럭신호가 하이레벨에서 로우레벨로 되어 SRAM(3)의 억세스어드레스가 지정된 다음 주컴퓨터(1)의 데이터선(D₀~D₇)을 통해 SRAM(3)에 데이터가 기록 또는 독출되고, 클럭신호가 로우레벨에서 하이레벨로 되면 카운터(7)에서 출력되는 어드레스가 1증가 또는 감소됨으로써 SRAM(3)의 억세스어드레스도 1증가 또는 감소되어 다음 어드레스가 지정되는 것이다. 여기서 카운터부(7)에 인가되는 클럭신호(RCK,CCK)는 전술한 바와 같이 디코더(5)를 통해 주컴퓨터(1)의 입출력포트(EXA₀~EXA₁, EXIO)로부터의 신호가 디코드되어 공급된다.

제2도는 이와 같은 본 발명에 따른 제어회로를 적용시킨 1실시예를 도시한 것으로, 주컴퓨터(1)에서 SRAM(3)을 억세스할 때는 우선 전술한 바와 마찬가지로 하여 SRAM(3)에 지정할 초기어드레스를 카운터부(7)에 셋팅시켜 놓은 다음 디코더(5)를 통해 카운터부(7)의 클럭단자(RCK,CCK)에 클럭신호를 공급하게 되면, 동시에 SRAM(3)을 선택하기 위한 칩선택신호(HS)가 제어부(4)에 인가된다. 이렇게 제어부(4)에 칩선택신호(HS)가 인가되면, 제어신호(TEN)는 하이레벨로 되고 제어신호(HEN)는 로우레벨로 되어 제어신호(EXEN)가 로우레벨로 된다. 이에 따라 버퍼(BF₁)의 이네이블입력단(E)과 카운터부(7)의 출력제어입력단(G)에 로우레벨의 신호가 인가되어 버퍼(BF₁)가 동작상태로 됨과 동시에 카운터부(7)의 출력도 플로팅상태에서 정상출력상태로 됨으로써 억세스어드레스가 지정되고, 주컴퓨터(1)의 기록/독출제어신호(WR, RD)에 따라 이네이블신호가 SRAM(3)에 인가되어 버퍼(BF₁)를 통해 SRAM(3)에 데이터가 기록 혹은 독출된다.

1개의 어드레스에 대한 억세스가 끝나게 되면 주컴퓨터(1)는 디코더(5)의 출력신호(Q₃)인 칩선택신호(HS)를 하이레벨로 설정하게 되는데, 이 칩선택신호(HS)가 하이레벨로 되는 순간 카운터부(7)의 클럭단자(RCK,CCK)에 클럭신호가 인가되어 카운터부(7)에서 출력되는 어드레스가 1 증가 또는 감소됨으써 SRAM(3)의 차기어드레스가 지정된다. 계속해서 주컴퓨터(1)에서 SRAM(3)을 억세스하는 경우는 전술한 바와 같은 동작이 반복되는 바 , 즉 카운터부(7)에 의해 생성된 어드레스로 SRAM)(3)을 억세스하게 된다.

한편, 단말장치(2)에서 SRAM(3)을 억세스하고자 할때에는 로우레벨의 칩선택신호(TS)가 단말장치(2)로부터 제어부(4)로 공급됨에 따라 제어부(4)에서는 제어신호(TEN)를 로우레벨로, 제어신호(HEN)를 하이레벨로 출력시켜 어드레스버퍼(BF₂)의 방향제어입력단(G)과 이네이블입력단(E) 및 데이터버퍼(BF₃)의 이네이블입력단(E)에 로우레벨을 인가하여 각각 어드레스버퍼(BF₂)와 데이터버퍼(BF₃)를 이네이블시키고 제어신호(WR, RD)에 의하여 단말장치(2)로부터 SRAM(3)을 억세스한다.

그런데, 주컴퓨터(1)와 단말장치(2)로부터 SRAM(3)을 억세스하는 경우는 다음의 5가지가 있는데, 각 경우에 따른 플로우챠트 및 타이밍챠트를 제3도 내지 제12도에 나타내었다.

즉, 주컴퓨터(1)에서만 SRAM(3)을 억세스하는 경우와, 단말장치(2)에서만 SRAM(3)을 억세스하는 경우, 단말장치(2)에서 SRAM(3)을 억세스하는 중에 주컴퓨터(1)에서 억세스하고자 하는 경우, 주컴퓨터(1)에서 SRAM(3)을 억세스하는 중에 단말장치(2)에서 억세스하고자 하는 경우 및, 주컴퓨터(1)와 단말장치(2)에서 동시에 SRAM(3)을 억세스하고자 하는 경우가 있다. 각 경우에 있어서의 초기상태는 주컴퓨터(1)와 단말장치(2)에서 모두 SRAM(3)을 억세스하지 않는상태이다.이러한 상태에서는 칩선택신호(HS, TS)가 모두 하이레벨이 되어 제어부(4)의 제어신호(HEN)는 로우레벨이 되고, 제어신호(TEN)는 하이레벨이 되며, 여기서 제어신호(EXEN)는 칩선택신호(HS)가 로우레벨로 되지 않는 한 하이레벨을 유지하게 된다.

먼저 주컴퓨터(1)만에서만 SRAM(3)을 억세스하는 경우, 즉 초기상태하에서 주컴퓨터(1)에서 SRAM(3)을 억세스하기 위해서는 우선 출력포트(EXA₀~EXA₂, EXIO)를 통해 카운터부(7)에 초기어드레스를 셋팅시켜 놓은 다음 그 어드레스부터 억세스하는 것은 전술한 바와 같고, 이는 제3도에 나타낸 플로우챠트와 제8도에 나타낸 타이밍챠트에의거 동작을 하게 된다.

한편, 단말장치(2)에서만 SRAM(3)을 억세스하는 중에 주컴퓨터(1)에서 SRAM(3)을 억세스하고자 하는 경우에는, 제어부(4)의 제어신호(TEN)가 로우레벨이 되어 단말장치(2)에서 SRAM(3)을 억세스하다가 칩선택신호(HS)가 로우레벨로 되는 순간에 제어부(4)로부터 대기신호(HW)가 발생되어 주컴퓨터(1)에 인가됨으로써 주컴퓨터(1)는 대기상태가 된다. 그후 단말장치(2)에서 SRAM(3)의 억세스가 끝나면 칩선택신호(TS)가 하이레벨로 됨으로써 대기신호(HW)는 하이레벨이 되고, 이에 따라 주컴퓨터(1)에서 SRAM(3)을 억세스하게 된다. 이와 같은 동작에 대한 플로우챠트와 타이밍챠트가 제5도와 제10도에 되시되어 있다.

이와는 반대로 주컴퓨터(1)에서 SRAM(3)을 억세스하는 중에 단말장치(2)에서 SRAM(3)을 억세스하고자 하는 경우에는 제어부(4)의 제어신호(EXEN)가 로우레벨이 되어 주컴퓨터(1)에서 SRAM(3)을 억세스하다가 칩선택신호(TS)가 로우레벨로 되는 순간에 제어부(4)로부터 대기신호(TW)가 발생되어 단말장치(2)에 인가됨으로써 단말장치(2)는 대기상태로 된다. 그후 주컴퓨터(1)에서 SRAM(3)의 억세스가 끝나면 칩선택신호(HS)가 하이레벨로 됨으로써 대기신호(TW)가 하이레벨이 되고, 이에 따라 단말장치(2)에서 SRAM(3)을 억세스하게 된다. 이와 같은 동작에 대한 플로우챠트와 타이밍챠트가 제6도 및 제11도에 되시되어 있다.

주컴퓨터(1)와 단말장치(2)가 동시에 SRAM(3)을 억세스하고자 하는 경우에는 칩선택신호(HS, TS)가 클럭신호(2Tψ)의 상승시간과 다음 상승시간내에 입력되는 바, 이때 제어부(4)는 주컴퓨터(1) 보다 단말장치(2)에서 먼저 엑세스하도록 설계되어 있기 때문에, 제어신호(TEN)는 로우레벨이 되고, 제어신호(HEN)는 하이레벨이 된다.

따라서, 주컴퓨터(1)의 대기신호(HW)가 로우레벨로 되어 주컴퓨터(1)는 대기상태로 되고, 단말장치(2)는 SRAM(3)을 억세스하게 된다. 그 후 단말장치(2)에서 SRAM(3)의 억세스가 끝나면 칩선택신호(TS)가 하이레벨로 되어 제어부(4)는 하이레벨의 대기신호(HW)를 주컴퓨터(1)로 출력하고, 주컴퓨터(1)에서는 SRAM(3)을 억세스하게 된다. 이와 같은 동작에 대한 플로우챠트와 타이밍챠트가 제7도 및 제12도에 도시되어 있다.

이상과 같이 다섯가지 경우에 본 발명의 회로가 적용되는 바, 주컴퓨터(1)에서 SRAM(3)을 억세스할 때 마다 카운터부(7)를 이용하여 어드레스를 생성함으로써 SRAM(3)의 어드레스를 지정하게 되는 것이다.

따라서 본 발명에 의하면, 주컴퓨터(1)의 입출력포트를 3비트어드레스(EXA₀~EXA₂)와 입출력선택신호(EXIO)만으로 할당하고, 8비트 데이터선(D₀~D₇)을 이용하여 카운터부(7)에 로우어드레스와 하이어드레스, 즉 12비티를 셋트시켜 SRAM(3)을 4K바이트 억세스할 수 있도록 구성하였지만, 이에 한정되지 않고 본 발명에 사용된 카운터를 더 부가하면 최대 64K바이트까지 억세스할 수 있도록 확장시킬 수가 있게 된다. 즉, 주컴퓨터(1)와 단말장치(2)사이에 전송용의 머모리로서 SRAM(3)을 설치하고 그 SRAM(3)의 어드레스를 지정할 때 카운터를 이용함으로써 큰 용량으로 메모리영역을 확장시킬 수 있다.

Claims

주컴퓨터(1)와 단말장치(2)사이에 SRAM(3)을 설치하고, 상기 주컴퓨터(1)와 단말장치(2)가 상기 SRAM(3)을 억세스할 때 데이터가 상호 충돌되지 않으면서 억세가 순차적으로 이루어지도록 제어하는 제어부(4)를 구비하여 구성된 SRAM(3)억세스 제어회로에 있어서, 상기 주컴퓨터(1)의 입력출력포트(EXA₀~EXA₂) 및 입출력선택신호(EXIO)의 출력단에 디코더(5)를 연결하고, 이 디코너(5)의 출력단(Q₀~Q₄)에는 상기 제어부(4)와 랫치회로(6) 및 카운터부(7)를 각각 연결하며, 상기 랫치회로(6)의 입력단(D₀~D₁)과 출력단(Q₀, Q₁)에는 각각 주컴퓨터(1)의 데이터선(D₀,D₁)과 상기 카운터(7)의 입력단(R/C, U/D)을 연결하고, 상기 카운터부(7)에는 주컴퓨터(1)의 데이터선(D₀~D₇)과 제어부(4)의 출력단(EXEN) 및 상기 SRAM(3)의 어드레스선(A₀~A₁₁)을 각각 연결하여 주컴퓨터(1)의 적은 입출력포트와 데이터선을 이용하여 카운터부(7)에 초기어드레스를 셋팅시키고, 이 카카운터부(7)에 의해 생성된 어드레스로 SRAM(3)을 억세스하도록 된 것은 특징으로 하는 카운터를 이용한 SRAM 이중 억세스 제어회로.