JPS58197540A

JPS58197540A - バス・システム

Info

Publication number: JPS58197540A
Application number: JP7608783A
Authority: JP
Inventors: リチヤ−ド・エイ・カレ−; ジエリ−・フオ−ク
Original assignee: Honeywell Information Systems Italia SpA; Honeywell Information Systems Inc
Current assignee: Bull HN Information Systems Italia SpA; Bull HN Information Systems Inc
Priority date: 1982-04-29
Filing date: 1983-04-28
Publication date: 1983-11-17
Also published as: GB2120429A; GB2120429B; CA1188815A; GB8311475D0

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の分野）本発明は、コンピュータ・システムの構成要素間の通信
のためのシステム・バスを有する対話式端末コンピュー
タ・システムに関し、特に相互間の干渉のない最大数の
実質的に同時のバス・サイクル７可能にする装置に関す
る。

（従来技術の記述）はとんどのコンピュータ・システムは、マイクロプロセ
ッサを含む中央処理装置（ＣＰＵ　）に対して、またラ
ンダム・アクセス・メモリー（ＲＡＭ）、読出し専用メ
モ＋）−（ＲＯＭ）％入出力制御装置等の他の周辺装置
に対してそれぞれ接続された多数のサブシステムを有す
る各端末装置を備えたコンピュータ・システムの１つの
素子として１つ以上の端末装置を含んでいる。印らのサ
ブシステムを有する各端末装置は、しばしば端末装置の
陰極線管（（：！ＲＴ）のスクリーンの再生、主記憶装
置への直接アクセス、主記憶装置に対するチップの再生
の如き種々の操作の実施のため必要となる。これらの操
作の実施のため、コンピュータ・システムの１つの素子
に対する通信をシステム・バス上に確保しなければなら
ない。これは一般に、１つ以上の時間サイクルを１つ以
上の素子との通信のためのシステム・バスに対して割当
てを行なうことにより実施される。システム・バスに対
する多くのアクセスの要求は同時に生じ、どの素子がバ
ス上で１つのサイクル乞受取るかを判定するため調整を
必要とした。

このことを実施するための従来技術の手法は。

本発明と同じ譲受人の１９７７年７月７日発行の米国特
許第４，０２８，６６４号に記載されている。

これを実施するための別の技術については、これもまた
本発明と同じ譲受人の１９７６年１１月２３日発行の米
国特許第３，９９３，９８１号に記載（されている。し
かし、従来技術の装置は、ある時間サイクルにおいてバ
スの排他的な優先順位を割当てる。このため、優先順位
の調整においである時間のバスを最大限度に使用するこ
とを阻むことになる。

必要とされるのは、バスの使用状態を改善することによ
りバスに対するアクセスのための改良された優先順位の
分解器である。

本文に引用された文献は本出願人が知悉するものであり
、かつ読者が当技術の習熟レベルに達するように提示さ
れるものであって、本発明に対して最も近い文献ではな
いかも知れないことを理解すべきである。本出願人が行
なった調査については何等の提示も行なわれていない。

（発明の目的）従って、本発明の主たる目的はコンピュータ・システム
の改善された動作の提供にある。

本発明の別の目的は、対話式端末装置の改善された動作
の提供にある。

本発明の他の目的は、相互間の干渉なしに実質的に同時
の最大数のサイクルを可能にする改善された調整ロジッ
クの提供にある。

（発明の要約）上記の目的は、１つのバスにおける同時の実行のため１
つ以上のサイクルの割当てのための論理回路の提供によ
って、本発明の一実施態様によりまたその１つの操作モ
ードにより達成される。

１つの対話式端末は、１つの中央処理装置（ＣＰＵ）と
、１つの直接メモリー・アクセス（ＤＭＡ）　制御装置
と、１つのランダム・アクセス・メモリー（ＲＡＭ　）
と、１つの端末表示装置と、１つのキーボードと、スク
リーン再生兼キーボード制御装置の如き他の多くのサブ
システムを含んでいる。

ＣＰＵ　は更に、コンピュータ・システムの各装置から
の要求を受取って予め定めた優先順位に従ってシステム
・バスの使用のためタイム・スロットの割当てを行なう
バス調整ロジックを含んでいる。

即ち、バス・サイクルの同時性を得るため、他のバス・サイク
ルよりも短いバス・サイクルＬ有する１つの装置は、バ
ス上に情報が送られない比較的長いサイクルの一部にお
いてバスを使用する。このため、比較的短いバス・サイ
クルを有する装置は比較的長いバス・サイクルが終了す
る壕で待機する必要がない。例えば１本発明における１
つの処理装置のサイクルは２つのメモリー・サイクル、
即ちメモリー・サイクル１およびメモリー・サイクル２
を有する。しかし、処理装置は常にメモリー・サイクル
２の間にメモリーのアクセスを行なうが。

これは処理装置が情報の転送のためバスを使用するタイ
ム・スロットである。メモリー・サイクルｌにおいては
、処理装置のサイクルは依然としてバスに対してアクセ
スするが、このバスを使用することはない。従って、更
に別のサイクル即ちチップ再生サイクルはＪメモリー・
サイクル１の間メモリーをアクセスするための処理装置
のサイクルと同時に付勢されるのである。

本発明の特性をなす斬新な諸特徴については特に頭書の
特許請求の範囲において記載されている。

しかし、本発明臼・体については、その構成および作用
の双方に関して、図面に関連して以下の記述を照合する
ことにより最も良く理解することができよう。

（望ましい実施態様の記述）第１Ａ図においては、典型的な多くの用途の対話式端末
装置ＩＡのブロック図が示されている。

ワーク・ステーションに位置するオペレータは、キーボ
ードを介してシステムに対し情報を入力し、陰極線管（
ＣＲＴ）ディスプレイを介して本システムから要求した
情報を受取ることができる。ワーク・ステーションは、
キーボードとディスプレイと、また用途において必要な
らばプリンタを有する。第１Ａ図の典型的なシステムに
おいては、３２台のワーク・ステーション１６−ＩＡ乃
至１６−３２Ａを有する（プリンタ１０１Ａはワーク・
ステーション１６−ＩＡに含まれることに注意）。４台
のワーク・ステーションは合計１６台のワーク・ステー
ションに対して入出力制御装置１４−ＩＡ乃至１４−４
Ａと接続され、１６台のワーク・ステーションは高速の
リンク制御装置（Ｈ８ＬＣ）　１２　Ａと接続されてい
る。このＨ８’ＬＣ１２Ａは、ケーブル１２−ＩＡから
ワーク・ステーションを「切落す」ことによりワーク・
ステーションの接続を容易にしている。

８インチのフロッピー・ディスク１８は、システム１が
使用される用途に関するデータを格納する。−例として
、システム１が財務用途に使用される時、フロッピー・
ディスク１８は上位コンピュータに対して転送する前に
顧客の勘定および最近の取引に関する情報を記憶するこ
とができる。

フロッピー・ディスク１８はディスク制御装置１４−５
と接続されている。

上位コンピュータ２ＯＡは、回路網における他の端末装
置または他の上位コンピュータとの通信を可能にする通
信回路網に対してシステムＩＡを接続することができる
。上位コンピュータ２ＯＡは入出力制御装置１４−６Ａ
に対して接続されている。

入出力制御装置１４−ＩＡ乃至１４−６ＡおよびＨ６Ｌ
ＣＩ２Ａは、中央処理装置（ＣＰＵ）４Ａ。

ランダム・アクセス・メモリー（ＲＡＭ）８Ａおよび読
出し専用メモリー（ＲＯＭ）ＩＯＡと同様に、システム
・バス２Ａに対して共通に接続されている。ＲＡＭ８Ａ
は、プログラムの実行中能の情報と共にオペレーティン
グ・システム・ソフトウェアを記憶することができる。

ＲＯＭ　１０　Ａは、「ノ２ワーオン」シーケンスの間
にシステムＩＡを初期化するためのプログラムと共に、
システムＩＡのデバッグのための診断プログラムを記憶
することができる。

ＣＰＵ４　Ａはシステム・バス２Ａのタイミング・サイ
クルを生成することにより作動を制御する。

ＣＰＵ４Ａはバス２Ａのサイクル特性を生じる。

ＲＡＭ８Ａのチップ再生サイクルは最優先順位を有する
。次の優先順位は、ＲＡＭ８Ａ、ＲＯＭ　１０Ａ間ある
いは入出力制御装置１４−ＩＡ乃至１４−６ＡまたはＨ
８ＬＣＩ　２　Ａ間に情報を転送するためのＤＭＡサイ
クルと呼ばれるバス２人のサイクルである。優先順位に
おける次のものはＣＲＴのディスプレイＩＤ乃至１６Ｄ
に対するスクリーン再生サイクルである。ＣＰＵ　４　
Ａは最も低いノ（ス２Ａのサイクル優先順位を有する。

Ｃ！ＰＵ４Ａはまた、エラー・ルーチンへの分岐５割込
みの処理および診断ルーチンの実施を含むシステムＩＡ
の動作を典型的に制御するためのＲＡＭ８ＡおよびＲＯ
Ｍ１０Ａから受取った命令、ならびにアプリケーション
・プログラムに対して応答する。

入出力制御装置１４−ＩＡ乃至１４−４Ａにはスクリー
ン再生制御装置１４−１　ｓ乃至１４−４８が含まれる
が、入出力制御装置１４−５Ａ乃至１４−６ＡにはＤＭ
Ａ制御装置１４−５Ｄ乃至１４−６Ｄが含まれている。

更に、システム・バス２Ａは、アドレス・ビットＡＯ−
Ａ１９を有するアドレス・バスと、データ・ビットＤＯ
乃至Ｄ７を有するデータ・バスからなっている。次に第
１Ｂ図においては、本発明の更に実質的な諸装置のブロ
ック図が示されている。アドレス・バス２Ａおよびデー
タ・バス２Ｄは第１Ａ図のシステム・ノ（ス２Ａと対応
する。このアドレス・バスはピットＡＯ乃至Ａ１９を有
する・亦、前記データ・）（スはピッ）ＤＯ乃至Ｄ７を
有する。ＣＰＵ４Ｂは第１Ａ図のＣＰＵ４Ａと対応し、
ＤＭＡ制御装置１４−５Ｄは第１Ａ図のＤＭＡ制御装置
１４−５Ｄ、１４−６Ｄｉ−力と対応し、ＲＯＭ兼ＲＡ
Ｍ　１０　Ｂは第１Ａ図のＲＯＭ　１０　ＡおよびＲＡ
Ｍ８　Ａと対応し、スクリーン再生兼キーボード制御装
置１４−Ｉ　Ｓは第１Ａ図の入出力制御装置１４−ＩＡ
乃至１４−４Ａおよび１’４−１８の一方と対応するが
、ディスプレイＩＤおよびキーボードＩＫは第１Ａ図の
１つのワーク・ステーションと対応する。ｃｌ・Ｕ４Ｂ
はバス調整ロジックＩＩＢを含み、このロジックについ
ては第２図および第３図を用いて以下に更に詳細に記述
する。

本発明の基本的な概念は、相互間の干渉もなく最大数の
実質的に同時のサイクルを可能にすることである。従来
技術のシステムは優先順位方式を用いる専用のサイクル
を用いる。本発明もまたあるサイクルを使用可能状態に
して資源を割当てろため優先順位方式を使用するが、種
々のサイクルを専用にする必要はなく同時に一旦初期化
されると同時にすることができる。本システムのバス・
サイクルは同期し、５００ナノ秒を要する。１つのクロ
ックは２５０ナノ秒のサイクルに設定されろ。サイクル
の割当てのための優先順位は下記の如くである。即ち、】　もし再生サイクルが最後の１５μ秒内に生じなかっ
たならば、チップ再生は最優先順位を有し、さもなけれ
ば最後の優先順位を有する。チップ再生が電荷の維持を
要求するＭＯＳメモリーの如き素子に対して必要であり
、さもなげればこれら素子はこれに記憶された情報を失
う。

２、　　ＤＭＡ　チャネルは、前述のケース１の場合を
除いて最も高い優先順位が与えられる。前述の如く、バ
ス２ＡにおけるＤＭＡ　サイクルは、ＲＡＭ８Ａ、ＲＯ
Ｍ　　１０Ａ、制御装置１４−ＩＡ乃至１４−４Ａおよ
び制御装置１４−５Ａ乃至１４−６Ａ、およびＨ６ＬＣ
１２Ａ間に情報を転送するために使用される。

３、スクリーン再生は次に高い優先順位を有する。

スクリーン再生は、第１Ａ図および第２Ａ図においては
ディスプレイＩＤ乃至３２Ｄとして示される陰極線管（
ＣＲＴ　）のスクリーン上に情報を維持するため必要で
ある。文字に依存する２つのフォーマットが使用される
。１つのフォーマットは１行当り６４文字を有するが、
別のフォーマットは１行当り８０文字を有する。単一フ
ォーマット・システムの場合には、この再生サイクルは
再生のため２つ、システムに対しては１つが自由に割当
てられている。６４文字のフォーマットと８０文字のフ
ォーマットを使用する二重フォーマットのシステムの場
合は、３つのサイクルが割当てられる。最初に、６４文
字のフォーマットは２サイクルが与えられ、次いで８０
文字のフォーマットは１つのサイクルが与えられる。こ
のプロセスは、スクリーンの１つが満たされるまで反復
される。

２つのフォーマットの周波数が基本的な６０Ｈ２の同期
を除いて相互に倍数ではないため、サイクルの競合状態
が無作為に生じる。

４、処理装置（ｃｐｔｔ）は最も低い優先順位を与えら
れている。

しかし、本システムは柔軟性を有し、優先順位は変更可
能である。例えば、処理装置は比較的高い優先順位を割
当てることができる。本発明は、ＤＭＡ　　（直接メモ
リー・アクセス）サイクル、再生システムＡ（６４文字
再生）システム、再生システムＢ（８０文字再生）サイ
クル、処理装置サイクルおよび最後にチップ再生サイク
ルを調整するためのロジックを含んでいる。再生Ａおよ
びＢサイクルに関しては、再生Ａは最初は再生Ｂよりも
優先順位を有するが、もし再生Ａが２つの隣合せのサイ
クルを有するならば、再生Ｂはその後のサイクルを有す
ることができる。前述の如く、スクリーン再生の目的は
ＲＡＭ　メモリーからライン・データ乞抽出してＣＲＴ
　Ｋ対する複合ビデオ出力を生じるため最終的に使用さ
れるようにすることにある。（ＲＡ’Ｍ　メモリー（図
示せず）は制御装置１４−ＩＡ乃至１４−４Ａ内に存在
する。各ＲＡＭはその各ディスプレイに対するデータを
含んでいる。例えば、ディスプレイ１６−ＩＡ乃至１６
−４Ａはそれらのデータを、、制御装置１４−ＩＡにお
けるＲＡＭから受取る。）このことは、スクリーン再生
制御装置１４−Ｉｓ乃至１４−４８についても妥当する
。これらの制御装置１４−ＩＡ乃至１４−４Ａはタイプ
ＡもしくはタイプＢとしてもよいが、これは制御装置環
：８０文字のスクリーン、６４文字のスクリーン、４０
文字のスクリ二ン、または異なる特性を有するある同様
な装置のいずれかを制御することを示すための単なる便
宜上の表示に過ぎない。従って、調整ロジックはこのタ
イプＡおよびタイプＢの制御装置間におけるこのレベル
での調整を更に行なわなけ才１ばならない。もし１例え
ば、タイプ八制御装置にχ」ｒるスクリーン再生が列状
に２つのサイクルを持つならば、次のメモリー・サイク
ルは前述の優先順位に従って他のサイクル間で調整され
、ＤＭＡ制御装置は最初の順位を有し、スクリーン再生
Ｂ　＋ｊ、　２番目の順位を、またＣＰＵは最後の順位
をｆｌ　ｊろ。

もしこれらの装置のいずれもあるバス・サイクルを要求
するならば、スクリーン再生Ａサイクルは必要ならばバ
ス・サイクルを使用し続けることになる。

次に第１Ｃ図においては、ＣＰＵ４Ａはアドレス・サイ
クル時間において２０ビツトのアドレス信号ＡＤＯ乃至
ＡＤ７およびＡ８乃至Ａ１９を生成する工ｎｔ６１社の
８０８８型マイクロプロセッサ３００Ｙ含んでいる。信
号ＡＤＯ乃至ＡＤ７はデータ・サイクル信号として作動
する。アドレス信号ＡＤＯ乃至ＡＤ７およびＡ８乃至Ａ
１９はアドレス・ラッチ装置３６Ｃにおいて記憶される
。このため、デ、−タ・サイクル時間において信号ＡＤ
Ｏ乃至ＡＤ７’ｉしてデータを転送させる。アドレス・
ラッチ装置３６Ｃからのアドレス信号ＡＯ乃至Ａ１９は
、システム・バス２Ａ上で転送するためアドレス・バス
７６（、上’Ｑアドレス・バッファ６４０に対して転送
される。データ・サイクル時間において、データ・バス
７８−１０および（または）データ・バス７Ｂ−２Ｃ上
には両方向のデータ信号ＡＤＯ乃至ＡＤ７が現われる。

り０ツク発生器８４Ｃは、システム・バス２Ａ上でクロ
ック信号ＣＫ　１乃至ＣＫ１２を使用可能状態にするこ
とにより本システムに対する基本的なタイミングを生成
する。プロセッサのクロック信号ＰＲＯＣ！　ＣＬＫは
、マイクロプロセッサ３０Ｃおよびバス制御兼調整ロジ
ック３２Ｃに対する基本的なタイミングを提供する。こ
のＰＲＯＯＣＬＫ信号はＣＮ３乃至ＯＫ５時間の間およ
びＣＮ３乃至ＯＫ９時間の間で・・イの状態になる。ク
ロック発生器３４Ｃもまた、ＲＡＭ８Ａに再生タイミン
グ信号ＤＲＡＭＲＥＦ　ＲＥｉＱを与える。その結果、
バス制御兼調整ロジック３２Ｃがシステム・バス２人に
対してＲＡＭ　ＲＥＦ信号を生成してＲＡＭ８Ａの再生
を行なう。また、クロック信号ＣＫＪ乃至ＣＫ　１２か
ら生成された多数の種々のタイミング信号がバス制御兼
調整ロジック３２Ｃに対して与えられる。

バス制御兼調整ロジック３２Ｃはプロセッサ状態信号ｓ
ｏ、ｓｉおよびＳ２を受取ってＩ１０読出し、Ｉ　／　
Ｏ書込み、メモリー読出し、またはメモリー書込みの如
き操作モードを表示する。

Ｉ　／　Ｏ操作は、入出力制御装置１４−ＩＡ乃至１４
−５Ａ、　　もしくはＨ８ＬＣ１２Ａの１つとの間に行
なわれるマイクロプロセッサ３０Ｃの通信、ならびにＣ
ＰＵ　４　Ａ内の全てのＩ１０操作を指す。メモリーの
読出しまたはメモリーの書込み操作は、マイクロプロセ
ッサ３０ＣおよびＲＡＭ８Ａ、ＲＯＭ　ＩＯＡ、ＲＡＭ
　４０Ｃ！またはＦＲＯＭ４２０間の情報の転送を指す
。信号ＭＲはＲＡＭ４０ＣまたはＦＲＯＭ４２０から読
出されるメモリーラ表示し、信号ＭＷはメモリーの書込
みを示し。

信号ＩＷはＩ　／　Ｏ書込みを示し、信号ＩＲはＩ　／
　Ｏ読出し操作を表示する。処理装置使用可能信号ＰＲ
ＯＣＲＤＹはシステム・バス２Ａが使用中であることを
示し、マイクロプロセッサ３０Ｃは次の使用中でないシ
ステム・バスのサイクルを待機する。この状態は、通常
、処理装置サイクルが２つのメモリー・サイクルの期間
を有するため、マイクロプロセッサ３００がシステム・
バス２Ａにおけるメモリー読出し、書込みまたはＩ　／
　Ｏサイクルを示す時に生じる。

バス制御兼調整ロジック、、は、要求側の入出力制御装
置１４−５Ａ、１４−６ＡまたはＨ８ＬＣ１２ＡがＤＭ
Ａバス２ＡサイクルにおいてＲＡＭ　８ＡおよびＲＯＭ
　１０　Ａ、または入出力制御装置１４−１Ａ乃至１４
−４Ａと通信できることを表示する入出力制御装置の肯
定応答信号ＤＭＡ　　ＡＣＫにより入出力制御装置ＤＭ
Ａ　ＲＥＱに対して応答する。

１だ、スクリーン再生信号ＳＣＲＲＥＦはディスプレイ
ＩＤ乃至ディスプレイ１６Ｄの再生サイクルを示し、Ｒ
ＡＭ再生信号ＲＡＭ　ＲＥＦはＲＡＭ８Ａ再生サイクル
を示す。

装置選択アドレス・デコーダ３８０はアドレス信号ＡＯ
乃至Ａ１９に応答して使用可能信号百乃至５１２Ｙ生成
してＣＰＵ　４Ａの１２個の論理素子の１つを使用可能
状態にする。装置選択アドレス・デコーダ３８０はまた
入出力制御装置１４−ＩＡ乃至１４−６Ａ、Ｈ９ＬＯ１
２ＡおよびＲＯＭ　１０　ｈｔｘ使用可能にする信号を
生成する。

論理素子に与えられｆ使用可能信号および書込み信号Ｍ
ＢまたはＩＷは、データ・バス７８−ＩＣまたは７Ｂ−
２Ｃの信号ＡＤＯ乃至ＡＤ７を介してデータ・パイ）Ｙ
受取る論理素子を使用可能状態にする結果をもたらす。

もし読出し信号ＲＤが使用可能状態の論理素子に与えら
れろと、データ・バス７８−Ｉ　Ｃまたは７８−２０の
信号ＡＤＯ乃至ＡＤ７が使用可能状態の論理素子に記憶
される。

タイマー４６０は監視タイマー、実時間クロックおよび
ボー速度発生器として作用する。監視タイマーは、起る
べき事象が起らなかった時は常に信号ＷＤＴを生成する
。実時間クロックは、システムがある予め設定した時間
後にある操作を要求する時は常に信号ＲＴＣを生成する
。信号ＢＲＧはＵＳＡＲＴ　５０　Ｃに対して与えられ
てボー速度を生成する。信号ＷＤＴはＮＭＩ信号を生成
するマスク不能割込みレジスタに対して与えられる。マ
イクロプロセッサはこのＮＭＩ信号に応答して、ＶＤＴ
信号に生じた障害から回復するファームウェアまたはソ
フトウェアに分岐する。実時間クロック信号ＲＴＣは、
マイクロプロセッサ３００の割込みを行なうＩＮＴ信号
を生成する割込み制御装置４８０に対して与えられる。

マイクロプロセッサ３００は、装置選択アドレス・デコ
ーダ３８０を介して割込み制御装置４８０を使用可能状
態にし、信号８２を生じてこのデータ・バイトラデータ
・バス７Ｂ−ＩＣに読込んで割込み装置を識別し、この
割込みを処理するサブルーチンに分岐する。アトモード
を選択する。データ・バス７Ｂ−ＩＣ（Ｄ信号ＤＯ乃至
Ｄ７はタイマー４６０にカウントを設定しあるいはこれ
を読出す。

割込み制御装置４８０は１６の割込みレベルを有し、レ
ベル１は最も高い割込み順位でありレベル１６は最も低
い割込みレベルである。

汎用同期／非同期受送信制御装置（ＵＳＡＲＴ　）５０
０は、このＵＳＡＲＴ　５０　Ｃに対して直接接続され
た通信回線を制御することができる。信号Ｓ３は、デー
タ・バス７８−ＩＣの信号ＡＤＯ乃至ＡＤ７から受取っ
たデータを送出しかつデータ・バス７８−Ｉ　Ｃの信号
ＡＤＯ乃至ＡＤ７に転換するデータを受取るＵＳＡＲＴ
５０Ｃ’４使用可能状態にする。ボー速度はタイマー４
６０により生成され。

信号ＢＲＧによってＵＳＡＲＴ　５０　Ｃに対して与え
られる。

ろ。４つの８ビツトのバイトは１６の割込みレベルの各
々に対して予約されて割込みを処理するプログラムを指
定する。このプログラムはＲＡＭ４００またはＲＡＭ　
８０に記憶することができる。

アドレス信号ＡＯ乃至Ａ９は１０の２４バイトの場所を
アドレス指定する。８に乃至３２にの範囲で任意のＦＲ
ＯＭ　４２０は、「パワーアップ」操作の間０ＰＵ４Ａ
を初期化するルーチンを記憶することができる。この状
態はＲＡＭ４００．割込み制御装置４８０およびタイマ
ー４６０”４０−ドする。

アドレス・バッファ６４０はシステム・バス２Ａ上に転
送するためアドレス信号ＡＯ乃至Ａ１９をバッファする
。アドレス・バッファ６４０は。

入出力制御装置１４−５Ａ乃至１４−６ＡまたはＨ８Ｌ
ＣＩ２ＡがＲＡＭ８ＡまたはＲＯＭＩ　ＯＡのアドレス
、または入出力制御装置１４−ＩＡ乃至１４＝４Ａのア
ドレスを生成しつつあるため、入出力制御装置１４−５
Ａまたは１４−６ＡまたはＨ８ＬＣＩ２Ａの１つがＲＡ
Ｍ　８　Ａ　ｂ　またはＲＯＭ１０Ａ、または入出力制
御装置１４−ＩＡ乃至１４−４Ａと通信中であるＤＭＡ
　のシステム・バス２Ａのサイクルの間消勢される。

スクリーンＡＤＭＵＸ　６６　Ｃ！は、アドレス信号Ａ
Ｏ乃至ＡＩＯおよびＡ１２’＆選択するか、あるいはス
クリーン再生メモリー（図示せず）からアドレス信号Ｒ
ＡＯ乃至ＲＡＩＩ’！’再生して、スクリーン再生メモ
ＩＪ−’にアクセスもしくは再生するため使用される再
生アドレス信号ＡＤＭＵＸＯ乃至ＡＤＭＵＸ　５）ｌ生
成する。スクリーン再生メモリーはディスプレイＩＤ乃
至１６Ｄを再生する。

マスク不能割込みレジスタは、パワーアップ、前述の監
視タイマーのエラーに加えて、パリティ検査５６Ｃから
のハリティ・エラー信号ＰＥＲＲの検知の間、マイクロ
プロセッサ３００に割込みを行なうＮＭＩ信号生成する
。

スイッチ・ボート５．、．４　Ｃは特定のアプリケーシ
ョンにおいてアドレスの記憶およびデータの形成のため
のスイッチを有する。

ハリティ検査発生器５６０はデータ・バス信号Ｄｏ乃至
Ｄ７およびＤＰを受取り、パリティ検査即ちパリティ・
エラーの有無の検査を生成し、データ信号ＤＯ乃至Ｄ２
によりパリティ・エラーがＣＰＵ　４　Ａのエラーかあ
るいはＤＭＡエラーであるかを表示する。このパリティ
信号はＣＰＵ　４００およびＲＡＭ　８Ａの双方、およ
び入出力制御装置１４−ＩＡ乃至１４−４Ａに記憶され
る。

巡回冗長検査発生器５８ＣはＵＥＩＡＲＴ　５００によ
り操作されて、送出操作の間巡回冗長検査文字を生成し
、あるいは受取り操作の間巡回冗長検査文字を検査する
。

識別ＲＯＭ　６００は識別番号を記憶して対話式端末装
置ＩＡの識別を行なう。これは、システムＩＡが大きな
通信装置の一部である時に特に必要とされる。

自己検査パネル７４は、自己検査パネル・ロジックを介
してスイッチ、または発光ダイオード（ＬＥＤ　）　、
または通信ＬＥＤ　、　　またはデータ・ノ；スフＢ−
２０を含んでいる。

ミニ・フロッピー・ディスク７００はミニ・フロッピー
・ディスク制御装置６８Ｃを介してデータ・バス７８−
２０に対して接続され、別のプログラムを記憶し、ある
いはＣＰＵ　４　Ａにより処理される全てのトランザク
ションの記録を記憶スる。

次に第２図においては、再生サイクルを要求する異なる
形式のスクリーン再生装置間の調整を行なうスクリーン
再生制御の詳細な論理図が示されている。同図および以
降の各図の説明においては、図面および記述に従って記
述された構造について当技術において通常の習熟を有す
る者が解釈できるように１種々の装置は製造業者の形式
番号、ならびに機能および照合番号により識別される。

更に、本発明の作用の判断のため当技術において通常の
習熟を有する者に教示するため事例が示される。

再び第２図においては、　Ｔｅｘａｓ　Ｉｎｓｔｒｕｍ
ｅｎｔｓ社の７４８２８８型ＦＲＯＭ２１０を用いてタ
イプＡのスクリーン再生制御装置およびタイプＢのスク
リーン再生制御装置間で解かねばならない種々の優先順
位条件と関連する優先順位コードを復号し、捷だそれぞ
れ出力端末２１８捷たは２１８Ｂに適当な出力信号ＲＥ
ＦＡＣＫＡまたはＦＥＦＡＯＫＢ（解の結果に従って）
を与える。これらの優先順位の調整を行なうため、デコ
ーダは解を要求する異なる条件を表示する種々の入力信
号を受取る。

例えば、端末２２０における再生要求Ａの入力は、Ｔｅ
ｘａｓ　　Ｉｎｓｔｒｕｍｅｎｔｓ　　のＳＮ　７４７
４型フリツプフロツプ２２５を介してデコーダ２１０の
端末ＡＤＯに対して入力するため再生要求信号ＲＥＦＲ
ＫＱＡを与える。（フリップ７０ツブ２２５の真偽値表
は、Ｔｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔｓ社のｒ　ＴＴ
ＬＤａｔａ　ＢｏｏＫ　ｆｏｒ　Ｄｅｓｉｇｎ　Ｅｎｇ
ｉｎｅｅｒｓ　Ｊ第２版の５〜２２頁にある）この真偽
値表は、端末２２０におけるＲＥＦＲＥＱＡ入力側に接
続されたフリップフロップ２２５のＤ端末がハイの状態
でありかつＣ端末が・・イの状態である時、デコーダ２
１０のＡＤＯ入力端末と接続されたＱ出力端末もまたノ
・イの状態となる。反対に、フリップ７０ツブ２２５の
Ｄ入力端末がローの時はＱ出力端末もまたローとなり、
従って制御装置１４−Ｉ　Ｅｌからのタイプハスクリー
ン再生サイクルを表示するビン端末２２０がハイの時、
デコーダ２１０のＡＤＣ入力端末はハイとなる。一方、
このような条件の下では、フリップフロップ２２５のＣ
端末はローとなり、出力信号がＡＮＤゲート２１４の１
つの入力端末に対して与えられる。ＡＮＤゲート２１４
の他の入力端末は再生Ｂ　（ＲＥＦＢ　）フリップフロ
ップ２１２からその信号を受取る。ＡＮＤ　ゲート２１
４の１つの入力端末がローであれば、このゲートは使用
可能状態にはならず、従ってスクリ−ン制御装置間施することができない、スクリーン再生制御装置１４．−　Ｉ　Ｓ乃至１４−４
８の１つからタイプＢスクリーン再生制御装置が再生サ
イクルを要求する時、・・イの信号ＲＥＦＲＥＱ　Ｂが
ビン端末２２１に対する入力側に与えられる。

このハイの信号は次にＳＮ　７４０４型インバータに対
して与えられ、ここでこの信号は反転されてＳＮ　７４
　Ｓ　０２型の正のＮＯＲゲート２２４の１つの入力端
末に対して与えられる。（このタイプのゲートに対する
真偽値表はＹ＝Ａとなる。但し。

ＡおよびＢは入力信号でありｓ　Ｙは出力信号である。

）従って、もしＮＯＲゲート２２４における両方の入力
信号がローであれば、出力はノ・イとなる。従って、ノ
・イの信号がＳＮ　７４７４型フリツプフロツプ２２６
のＤ入力端末に対して与えられることになる。フリップ
フロップ２２６の真偽値表は前述のフリップフロップ２
２５と同じものであるから、フリップフロップ２２６の
Ｑ出力端末はハイとなり、従って、ノ・イの信号がデコ
ーダ２１０のＡＤＯ入力端末に対して与えられることに
なる。

タイプＡおよびタイプＢのスクリーン制御装置間の再生
サイクル間の調整においては、デコーダ２１０もまたバ
ス操作モードの状態を船齢する。

即ち、例えば、プロセッサからメモリーに対する読出し
／書込みサイクルが存在すること、およびスクリーン・
メモリーに対する読出し／書込みサイクルが存在するこ
とを裾酌する。これは、状態信号８０．８１およびＳ２
を８０８８型マイクロプロセツサ４Ａから５Ｎ７４Ｓ１
３８の他のデコーダ２０１の入力端末Ａ、Ｂ、Ｃに対し
て与えることによってなされる。これらの状態信号は次
にデコーダ２０１の端末Ｙ５およびＹ６において復号さ
れ、ＳＮ　７４　Ｓ　Ｏ８型の正のＡＮＤゲート２０３
の入力端末に対して与えられる。ＡＮＤゲート２０３の
出力はＳＮ　７４　ＬＳ　０２型の正のＮＯＲゲ−）２
０５の１つの入力端末として与えられる。

正のＮＯＲゲート２０５からの出力は別のＳＮ７４ＬＳ
　Ｏ２型である正のＮＯＲゲート２０６の１つの入力と
して与えられる。最後に、ＮＯＲゲート２０６の出力は
デコーダ２１０のＡＤＢ入力端末に対して与えられる。

次のメモリー・サイクルのアドレスが実際にスクリーン
・アドレス即ちどのスクリーン域のアドレスであるかど
うかについての判定は、共にアドレス・バス・ピット１
６〜１９を復号するＳＮ　７４　ＬＳ　１０の３人力如
ＮＡＮＤゲート２０８およびＢＮ　７４　Ｂ’、、２０
の４人力型の正のＮＡＮＤゲート２０７を介して行なわ
れる。

ＮＡＮＤゲート２０７からの復号された信号は次に５Ｎ
７４ＳＯ２型ＮＯＲゲート２０５の他の入力端末に対し
て与えられる。端末Ｙ５およびＹ６は、真の状態の時、
プロセッサがメモリーの読出しまたは書込みサイクルの
実施を要求することを示す。

スクリーン・メモリーを指定するアドレスとＡＮＤされ
る時（２０７の出力）、プロセッサはスクリーン・メモ
リーに関する読出し一！、１こは書込みを要求する。こ
の状態は次に、これが再生（ＡまたはＢ）であるか判定
できるように、あるいはプロセッサが次のサイクルを持
ち得るようにデコーダ２１０に対して入力される。　　
□ 調整ロジックによる更に別の調整操作は、ＤＭＡ制御装
置がスクリーンのアクセスを要求するかどうかの判定で
ある。従って、ＤＭＡ信号はＤＭＡ制御装置直置す与え
られ、５Ｎ７４．ＳＯ２型の正のＮＯＲゲート２０９の
１つの入力端末に対して与えられる。ＮＯＲゲート２０
９の他の入力端末は端末２１９における使用不能Ｅｎで
ある。ＮＯＲゲート２０９からの出力信号は次にデコー
ダ２１０のＡＤＡ入力端末に対して与えられる。

デコーダ２１０における入力信号は、タイプＡおよびタ
イプＢのスクリーン再生制御装置からの２つの要求間で
、主記憶装置またはスクリーン・メモリーに関する読出
し／書込みが行なわれない時、またプロセッサ即ちＤＭ
Ａ制御装置サイクルが存在しない時、タイプＡがバス・
サイクルヲ獲得することになる６例えば、タイプＡのス
クリーン再生制御装置がこのバス・サイクルを獲得する
時ハイの信号がデコーダ２１０のＤＯＩ端末に生じる結
果となり、この状態は更に５Ｎ７４ｓ１７５型フリツプ
ヲロツプ２１１のＤ入力端末に対して与えられる。入力
回線２６０上の使用不能信号Ｅｎが常にハイであるため
、フリップフロップ２１１のＱ端末は次のクロック・サ
イクルにおいてハイの状態をラッチし、５Ｎ７４Ｓ２４
１型のバッファ・ゲート２１６を介して端末２１８上に
再生肯定応答信号ＲＥＮＡＣＫＡを与えることになる。

更に、このような条件の下ではフリップフロップ２１１
のＱ端末がローとなりまたフリップフロップ２１２のＱ
端末はハイの状態となってＳＮ　７４　Ｓ　ＯＯ型の正
のＮＡＮＤゲート２３０からローの出力信号を与えるた
め、　　ＳＮ　７４　ＬＳ　Ｏ４型インバータ２３１は
真となる。同様な分析により、デコーダ２１０のＤＯ２
出力端末がハイの時、ＳＮ　７４　Ｓ　１７５型フリン
プフロノグ２１２は真となって再生Ｂサイクルがバスを
保有することを表示する。

次に第３図において、バスの調整ロジックについて再に
記述することにする。第２図の場合は、あるバス上、（
７）ＤＭＡ処理サイクルと干渉することのないタイプＡ
またはタイプＢのスクリーン再生制御について記述し１
こ。第３図は、直接のメモリー・アクセス制御装置と、
処理装置と、チップ再生サイクルを獲得したものとの間
の全面的な調整プロセスを示している。

次に第３図においては、ＤＭＡ読出し要求（ＤＭＡＲＤ
ＲＥＱ）およびＤＭＡ書込み要求（ＤＭＡＷＲＲＥＱ）
がそれぞれ入力端末３５０および３５１に対して与えら
れる。これらの信号は７４ＳＯ８型の正のＡＮＤゲート
３０５において一緒にＯＲされ、次いでＳＮ　７４　ｓ
　２８８型バス・デコーダ３０７のＡＤＢ入力端末に対
して与えられる。５Ｎ７４．ＬＳ７４型フリップフロッ
プ３０１の互出力端末からのチップ再生要求信号ＣＨＰ
ＲＥ’Ｆ”ＲＢＱＦ’　−１ｊ　ｔだバス・デコーダ３
０７のＡＤＡ入力端末に対して与えられる。

デコーダ３０７の入力端末ＡＤＯに対する更に別の入力
は、ＳＮ　７４．Ｌ−８７４型フリツプフロツプ３０２
のＱ出力端末からのチップ再生可能信号ＣＨＰＲＥＦＥ
ＮＢである。デコーダ３０７のＡＤＢ入力端末に対する
更に、別の入力が、ＳＮ　７４　ＬＳ　７４型フリツプ
フロ・ツブ３０３のＱ出力端末から与えられる。デコー
ダ３０７の端末Ａ　ＤＥにおける最後の入力信号は回線
３５２からのＤＭＡ　スクリーンサイクルＤＭＡ５ＯＲ
である。従って、信号は、ＤＭＡ読出し要求、ＤＭＡ書
込み要求、チップ再生要求、チップ再生可能要求および
ＤＭＡスクリーン再生要求を表わすバス・デコーダ３０
７０入力端末に対して与えられる。

（このよう、な・要求の解決は、以下に述べる第４図の
真偽値衣において示されている。）チップ再生要求フリ
ップフロップ３０１の機能は動的な再生サイクルの要求
であることに注意されたい。チツプ再生可能フリップフ
ロップ３０２の機能は、そのＱ端末がハイである期間中
チップ再生サイクルを、１・可能にすることである。チ
ップ再生可能フリラグ１ノロツブ３０２の機能は最後の
チップ再生後１５μ秒以内に別のチップ再生サイクルを
阻止することである。チップ再生同期フリップフロップ
３０３の機能は、プロセッサがバス２Ａを要求しない時
、チップ再生操作がプロセッサ・サイクルの最初の半分
を有することを許容することである。

従って、チップ再生サイクルはプロセッサ・サイクルと
干渉することはない、５Ｎ７４ＳＯ２型の正のＮＯＲゲ
ー）３０８の機能は、プロセッサとＤＭＡ間、捷たはプ
ロセッサとスクリーン再生サイクル間のバス・サイクル
に対する競合状態の調整を行なうことである。ゲート３
ｏ８が真の状態である時、Ｅ＋Ｎ７４Ｓ１７５型フリッ
プフロッラフリップフロップ３１１セッサは１つのサイ
クルを得る。一方、もしチップ再生サイクルが真であれ
ば、デコーダ３０７の出力ＤＯ２は真となり、チップ再
生サイクル・フリップ７０ツブ３１２は九となり、チッ
プ再生サイクルが実施される。しかし、もしＤＭＡが１
つのサイクルを有するならば、デコーダ３０７はこのデ
コーダ３０７の出力端末ＤＯ３が真となるように入力を
復号し、この信号は次に回線３５３上の再生復号信号Ｒ
ＦｉＦＤＥＣによＶ調整されるＳＮ、７４ＳＯ８型の正
のＡＮＤゲート３１００１つの入力として与えられる。

ＡＮＤゲート３１０が真の時、ＳＮ　７４　Ｓ７４型フ
リツプフロツプ３１３は真となり、ＤＭＡサイクルの発
生を許容する。このサイクルの間、５Ｎ７４ＬＳ１６２
型の同期４ビツト・カウンタ３１７および３１９がそれ
ぞれ略々１５μ秒までカウントし、その後チップ再生サ
イクルは再び最優先順位と考えることができる。

次に第４図においては、バス・デコーダ３０７に対する
真偽値衣が示されている。同表は実質的に自明である。

最初の５つの欄は再生デコーダ３０７０入力端末におけ
る信号を表わすが、最後の５つの欄はバス・デコーダ３
０７の出力端末における信号を表わす。チップ再生要求
信号ＡＤＡがこの最初の欄において示され、この端末が
ノ・イの状態である時真となり、ＤＭＡ要求信号ＡＤＢ
は２番目の欄に示され、Ｌがローの時真となり、第４図
の入出力端末の残部においてはこのようになることを留
意すべきである。

第５図は、第４図と略々同じ方法で読出される再生デコ
ーダ２１０の真偽値衣である。このような表の使用につ
いて更に示すため、チップ再生要求制御装置が１つのサ
イクルを要求するが他の装置はバス・サイクルを要求し
ないものとする。このことは行２５に示されている。行
２５においては、バス・デコーダ３０７のチップ再生要
求用のＡＤＡ端末が・・イとなり、更にこのＤＭＡ要求
制御端末ＡＤＢはハイとなってこれが真でないことを示
し、入力端末ＡＤＯ１ＡＤＤおよびＡＤＥの残りが全て
ローとなってこれが真でないことを示すことが判る。こ
の信号の組合せは出力側で復号され、その結果バス・デ
コーダ３０７の出力端末ＤｏｔおよびＤＯ３がハイとな
る。これらの信号は次に以降の論理作用を有するハード
ウェアにより更に調整される。

次に第３図および第３Ａ図においては、チップ再生サイ
クルは、ＣＰＵサイクルと同時であるチップ再生サイク
ルにおいて動的なメモリー再生（即ち、・チップ再生）
を実施する特徴に重点を置いて更に記述される。ＣＰＵ
サイクルＮ（Ｂ）（第３Ａ図に示される）は２つのメモ
リー・サイクル（（１）、ＭｌおよびＭ２からなってい
る。サイクルＭｌの最初の半分においては、ＣＰＵは単
にあるＣＰＵ　　メモリー　アドレス・レジスタ（図示
せず）に新たなアドレスを設定する。５００ナノ秒間継
続するこのＣＰＵサイクルの半分においては、情報の伝
送は生じず、従ってバスは１０００ナノ秒間継続するＣ
ＰＵサイクルにより使用されることはない。しかし、こ
れもまた５００ナノ秒間継続するＣＰＵサイクルＮの後
の部分は情報伝送のためバスを使用する。更に、動的な
メモリー再生サイクル（Ｄ）もまた５００ナノ秒のサイ
クルＤＭ　ｌであり、この期間においてはバスはＲＡＭ
メモリーの再生のため使用されることになる。ＣＰＵサ
イクル（Ｂ）と動的なメモリー再生サイクル（Ｄ）の間
の干渉を避けるため、従来技術のシステムは１０００ナ
ノ秒のＣＰＵサイクルと５００ナノ秒のＤＭＩサイクル
を必要とする。本発明は、動的なチップ再生サイクルＤ
ＭＩが常にＣＰＵサイクル（Ｂ）の最初の半分において
生じることを保証する。従って、ＣＰＵサイクルと動的
なメモリー再生サイクルの双方は同時に実施することが
でき、このためこれら２つの操作の実施において約５０
０ナノ秒を節減する。

再び第３Ａ図においては、信号ＣＰＵ　ＡＬＥ（アドレ
ス・ラッチ可能）のストローブがクロック時間５乃至９
において生じることが判る。ＣＰＵ　ＡＬＥストローブ
（Ａ）は、ＣＰＵアドレス・バス７６Ｃおよび状態信号
Ｓｏ、Ｓｌ、Ｓ２を第２図のアドレス・ラッチ３６０に
対してストローブする。本発明は、動的メモリー再生サ
イクルＤＭ　１をもＣＰＵサイクルＮの開始と同１寺に
開始させることによってこの利点を達成する。動的メモ
リー再生サイクルは、システム・バスの使用後５００ナ
ノ秒たつた後に終了することになる。しかし、ＣＰＵサ
イクルのこの部分においてはＣＰＵはシステム・バスを
使用せず、単にＣＰＵ　　メモリー・アドレス・レジス
タＭＡＲ（図示せず）２に対してアドレス情報を与える
。ＣＰＵ　サイクルＮの最後ノ半分ニおいては、システ
ム・バスはＣＰＵ　メモリー・サイクルＭ２によって使
用されるが、この時までに動的メモリー再生サイクルが
終了してこのバスを自由状態に放置する。

次に第３図においては、ＣＰＵ　　メモリー・サイクル
におけるチップ再生操作を実施するロジックについて記
述する。信号ＡＬＥはＡＮＤ　ゲート３２７の１つの入
力端末に対して与えられるが、プロセス・サイクル・フ
リップ７０ツブ３１１のＱ端末からの出力側は正のＮＯ
Ｒゲート３２７における他の入力端末に対して与えられ
る。正のＮＯＲゲート３２７は、両方の入力が真である
時真となり、チップ再生同期信号Ｃ！ＨＰＲＥＦＥＩＹ
Ｎをチップ再生同期信号ＣＨＰＲＥＦＳＹＮフリップフ
ロップ３０３のＤ入力端末に対して与えることになる。

フリップ７０ツブ３０３のＱ出力端末はバス・デコーダ
３０７のＡＤＤ入力端末に対して与えられ、前記デコー
ダは前に示した如く前の要求間で調整を行なう。

従って、もし信号ＡＬＥがＡＮＤ　ゲート３２７０入力
側で真であり、またプロセッサ・サイクルはＡＮＤ　ゲ
ート３２７の他の入力側で真であれば、フリップフロッ
プ３０３はラッチしてこの時真となる。この真の信号は
バス・デコーダ３０７において調整され、チップ再生サ
イクルがこのバス・デコーダの他の入力に従って与えら
れる。もし１つのチップ再生サイクルが与えられるなら
ば、チップ再生サイクル・ノリツブフロップ３１２は真
となりＲＡＭＲＦＨ端末３２３においてＲＡＭ再生信号
を生じる。この状態はプロセッサ・サイクルの最初の半
分のみにおいて生じるが、これは信号ＡＬＥが存在する
場合だけ正のＮＯＲゲート３２７がチップ再生サイクル
を進行させるためである。

プロセッサ・サイクルは常に信号ＡＴｌｉｌｊの立上り
縁部において生じるため、チップ再生サイクルが１００
０ナノ秒間継続する全プロセッサ・サイクルの最初の５
００ナノ秒において生じることが保証される。

本発明の一実施態様について示し記したが、当業者は、
本文に説明した本発明の実施のため多くの変更および修
正が可能であジしかも請求した本発明の主旨および範囲
内に依然として帰属することが明らかであろう。このた
め、ステップまたは・・−ドウエアの多くは同じ結果を
生じる異なるステップ筐たはハードウェアにより変更も
しくは置換することができ、本発明の主旨の範囲内に該
当するものである。従って、本発明は頭書の全ての特許
請求の範囲によってのみ限定されるのである。

【図面の簡単な説明】

第１Ａ図乃至第１Ｃ図は対話式端末装置を示すブロック
図、第２図および第３図はバス調整ロジックの詳細な論
理回路、第３Ａ図はシステム・バスにおけるＣＰＵサイ
クルおよびチップ再生サイクルの同時性を示すタイミン
グ図、および第４図および第５図はバス・デコーダおよ
び再生デコーダに対する真偽値衣である。ＩＡ・・・対話式端末システム、２Ａ・・・システム・
バス、４Ａ・・・ＣＰＵ、６Ａ・・・ミニ赤フロッピー
・ディスク、８Ａ・・・ランダム・アクセス・メモリー
（ＲＡＭ　）、１０Ａ・・・読出し専用メモリー（ＲＯ
Ｍ）、１２Ａ・・・Ｈ８Ｌ０．１４−ＩＡ　Ｓ−１４−
６Ａ・・・入出力制御装置、１４−Ｉｓ〜１４−４８・
・・スクリーン再生制御装置、１４−５Ｄ〜１４−６Ｄ
・・・ＤＭＡ制御装置、１６−ＩＡ〜１６−３２Ａ・・
・ディスプレイ、１８Ａ・・・フロッピー・ディスク、
２０Ａ・・・上位コンピュータ、３０Ｃ・・マイクロプ
ロセッサ、３２Ｃ・・・バス制御／調整ロジック、３４
Ｃ・・・クロック発・・・ＰＲＯＭ、４６０・・・タイ
マー、４８Ｃ・・・割込み制御装置、５０Ｃ・・・ＵＳ
ＡＲＴ　、５２０・・・マスク不能割込みレジスタ、５
４Ｃ・・・スイッチ・ボート、５６Ｃ・・・パリティ・
検査装置、５８Ｃ・・・巡回冗長検査装置、６０Ｃ・・
・識別ＲＯＭ、６２Ｃ・・・データ・バッファ、６４Ｃ
・・・アドレス・バッファ、６６Ｃ１・・スクリーン・
アドレス・マルチプレクサ、６８ｃ・・・ミニ・フロッ
ピー・ディスク制御装置、７ｏｃ・・・ミニ・フロッピ
ー・ディスク、７２ｃ・・・自己検査パネル・ロジック
、７４ｃ・・・自己検査パネル。特許　出願人　　ハネイウェノいインフォメーションシ
ステムス・インコーホレーテッド（外４名）、Ｃｆし４−Ｃ４Ｔ２トｎ８％都ｘ、＞’１０警肴

Claims

【特許請求の範囲】

（１）各々が共通のバス・システムを時分割することに
より相互に通信し、各々が優先順位に基づいてバス（バ
ス・サイクル）を使用する予め定めた時間歇を要求しか
つそのように割当てられた種々のサブシステムを有し、
前記バス・サイクルは異なる期間である対話式コンピュ
ータ端末システムにおいて、前記バス・システムにおけ
る２つの異なるサブシステムの２つの異なるバス・サイ
クルの同時の実行を許容し、（ａ）　　バス・サイクル１を要求する第１の装置と、
（ｂ）　　バス・サイクル２を要求する第２の装置とを
設け、前記バス・サイクル２は前記バス・サイクル１よ
りも大きく、１前のある時にバス・サイクル１を開始する第３の装置
を設けることを特徴とする装置。
（２）前記バス・サイクル２がバス・す、イクル１の２
倍の長さであり、前記バス・サイクル１けバス・サイク
ル２の最後の半分において開始されることを特徴とする
特許請求の範囲第１項記載の装置。
（３）前記バス・サイクル２がその全期間において前記
バス・システムに対してアクセスするも、ハス・サイク
ル２の最初の半分においてのみ前記バスを使用すること
を特徴とする特許請求の範囲第２項記載の装置。
（４）　　ＣＰＵと、主記憶装置と、相互および前記バ
ス・システムと通信するメモリー再生制御装置とを設け
、前記ＣＰＵは前記メモリー再生のバス・サイクルの２
倍の長さのバス・サイクルを有し、前記主記憶装置もま
た前記メモリー再生制御装置のバス・サイクルと等しい
バス・サイクルを有し、前記ＣＰＵサイクルの２番目の
半分において前記バス・システムを介して前記メモリー
再生制御装置が前記主記憶装置にアクセスすることを許
容する第４の装置を設けることを特徴とする特許請求の
範′囲第３項記載の装置。