JPH0481223B2

JPH0481223B2 -

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Publication number: JPH0481223B2
Application number: JP59247501A
Authority: JP
Inventors: Hironori Terada; Katsuhiko Asada; Hiroaki Nishikawa; Kenji Shima; Nobufumi Komori; Mitsuo Akechi
Original assignee: Consejo Superior de Investigaciones Cientificas CSIC; Mitsubishi Electric Corp; Sanyo Denki Co Ltd; Matsushita Electric Industrial Co Ltd
Current assignee: Consejo Superior de Investigaciones Cientificas CSIC; Mitsubishi Electric Corp; Sanyo Denki Co Ltd; Panasonic Holdings Corp
Priority date: 1984-11-20
Filing date: 1984-11-20
Publication date: 1992-12-22
Also published as: JPS61123968A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、複数個のデータ処理装置間のデー
タ伝送を行なうデータ伝送装置に関するものであ
る。

〔従来の技術〕

従来からよく知られているデータ処理装置間の
データ伝送装置の一例を第１４図に示している。
図において、１は制御線、アドレスバス、データ
バスなどからなるバス、１０はバス１を制御し占
有する能力を有し、データを入力あるいは出力す
ることができるバスマスタであり、このバスマス
タ１０において、１１はCPU、１２は外部との
データ授受を行なうための入出力ポート、１３は
メモリ、１４はバス交換器、１５はバツフアであ
る。３０はバス１を制御し占有する能力を持たな
いが、バスマスタ１０に対してデータを入力ある
いは出力することができるバススレーブであつ
て、第１のバススレーブ３０ａはシステム入出
力、第２のバススレーブ３０ｂはシステムメモリ
であり、３１，３２はそれぞれパラレル及びシリ
アル入出力ポート、３３はデコーダ、３４はメモ
リである。

次に動作について説明する。

バスマスタ１０がまず入出力ポート３０ａまた
はシステムメモリ３０ｂのアドレスをアドレスバ
スに与える。書込み動作の場合にはデータも同時
にデータバス上に与える。その後、バスマスタ１
０は入出力読出し、書込み、またはメモリ読出
し、書込みのいずれかの命令をコマンド線上に発
生し、これに対応したバススレーブ３０が応答す
る。即ち、対応するバススレーブ３０は書込み動
作の際はデータを取込み、読出し動作の際はデー
タをバスに出力する。その後バススレーブ３０は
バスマスタ１０に転送認知信号を送り、バスマス
タ１０は書込みまたは読出しサイクルを終了し、
コマンド線上の命令の送出を止め、アドレス及び
データをバスからはずすことにより一動作が完了
する。

以上の説明は単一のバスマスタ１０が出力する
ときの様子について述べたが、１個のバスマスタ
が出力中により優先度の高いバスマスタが出力し
ようとした場合には、バス交換器１４によつてバ
ス交換が行なわれ、より高い優先度のバスマスタ
のデータ転送が行なえるような構成となつてい
る。

〔発明が解決しようとする問題点〕

しかし、このような従来のデータ伝送装置にお
いては、バスマスタ１０は出力の際にはその相手
方となる入力側のデータ処理装置をアドレスバス
によつて予め決めてデータを送出しなければなら
ず、入力の際にも同様に出力側のデータ処理装置
を予め決めなければデータ伝送が行なえないとい
う欠点があつた。

特に、データ駆動計算機において、データを複
数個のデータ処理装置の中で負荷の軽いものから
順に分散したり、あるいは複数のデータ処理装置
からの出力データを単一のデータ処理装置に収集
する場合には、事実上システムを構成することが
できないという問題や、また伝送の度にアドレス
設定を必要とするので高速伝送には不適当なもの
であるという問題があつた。

この発明は上記のような問題点を除去するため
になされたもので、データ処理装置間のデータ伝
送をアドレスバスを用いることなく高速に行なう
ことができ、特にデータ駆動計算機のデータ伝送
装置として用いて高速演算を実現するのに適した
データ伝送装置を提供するものである。

〔問題点を解決するための手段〕

この発明に係るデータ伝送装置は、該装置を構
成する複数のデータ処理モジユールのそれぞれ
が、それぞれデータバス及び制御線を有する入，
出力ポートと、入力データバスからの信号を出力
データバスへバイパスするためのバイパス線路
と、各制御線の信号を入力あるいは出力として動
作するポートシーケンサ及びデイジーチエインコ
ントローラと、上記ポートシーケンサに所要の転
送機能シーケンスを設定するためのシーケンス設
定手段とを備え、上記入，出力ポートの制御線と
して転送期間中を示す信号線と待機要求を示す信
号線とを少なくとも備え、かつ上記デイジーチエ
インコントローラのデイジーチエイン転送制御線
の信号として上記待機要求を示す信号が各データ
処理モジユールに伝搬するまでの期間、一時的に
データを停止するための制御信号を少なくとも備
えたものである。

〔作用〕

この発明においては、各データ処理モジユール
の入，出力ポート部のポートシーケンサに所要の
シーケンス設定を行ない、該各データ処理モジユ
ール間で選択的データ転送、負荷分散的データ転
送、収集データ転送のデイジーチエイン転送を組
合せ、効率の良いかつ高速なデータ伝送を行なう
ことができ、また、デイジーチエイン転送を制御
するための制御信号として、１のデータ処理モジ
ユールで発生または消滅した待機要求を示す信号
が各データ処理モジユールに伝搬するまでの期
間、一時的にデータを停止するための制御信号を
備えた構成としたから、待機要求信号の伝搬遅延
による誤動作を防止できる。

〔実施例〕

以下、この発明の実施例を図について説明す
る。第１図はこの発明の実施例において用いられ
るデータ処理モジユール（以下モジユールと呼
ぶ）のブロツク図である。図において、５０はモ
ジユール、５１はモジユール全体の制御や演算を
行なうマイクロプログラム制御CPU（シーケンス
設定手段）、５２は主記憶、５３，５４，５５，
５６はそれぞれパラレル入力ポート部（PI）、パ
ラレル出力ポート部（PO）、パラレル入出力ポー
ト部（PA）、パラレル入出力ポート部（PB）で
あり、これらはマイクロプログラム制御CPU５
１から一旦コマンドを与えられると自立的に動作
するものである。６０は内部データバス、６１は
PI５３から内部データバス６０への転送線路、
６２はPI５３からPO５４へのバイパス線路、６
３は内部データバス６０からPO５４への転送線
路、６４，６５はそれぞれPA５５，PB５６と内
部データバス６０との間の双方向の転送線路、５
７，５８はそれぞれシリアル入力ポート（SI）、
シリアル出力ポート（SO）である。

上記SI５７とSO５８はプログラムやデータの
初期化、始動、停止などに用いられるものであ
る。またマイクロプログラム制御CPU５１には
ブートプログラムがあり、シリアルポート５７，
５８を経て、ある意味をもつプログラムを主記憶
５２などにロードする。同じくシリアルポート５
７，５８を経由して始動がかけられると、このモ
ジユール５０はパラレルポート部５３，５４，５
５，５６を用いてデータ伝送を行ない、内部のプ
ログラムに応じた計算や各種演算処理を行なうも
のである。

次に、モジユール５０のパラレルポート部５
３，５４，５５，５６について説明する。第２図
はPI５３とPO５４の機能ブロツク図であり、図
において、１０１はPI５３のコマンドレジスタ
（Ｉ）、１０２はPIポートシーケンサ、１０３は
PI５３のFIFO（First−in First−out memory）、
１０４は入力ラツチ、１０５はＤフリツプフロツ
プ、１０７はスリーステートゲートからなるバイ
パスゲート、１０８はスリーステートゲート、１
０９はORゲート、１１０はNORゲート、１１３
はインバータ、１１９はコンパレータ、１２０は
デイジーチエインコントローラである。また、１
２１はPO５４のコマンドレジスタ（Ｏ）、１２２
はPOポートシーケンサ、１２３はFIFO、１２
５，１２６はそれぞれPI５３，PO５４のデータ
バス、１２７はパラレル入力ポートまたはパラレ
ル出力ポートである。

第３図はPA５５とPB５６の機能ブロツク図で
あり、２０１はPA５５のコマンドレジスタ
（Ａ）、２０２はPAポートシーケンサ、２０３は
PA５５のFIFO、２０４はスリーステートバツフ
ア、２０５はNORゲート、２０６はANDゲー
ト、２０７はORゲート、２０８はインバータ、
２２１はPB５６のコマンドレジスタ（Ｂ）、２２
２はPBポートシーケンサ、２２３はPB５６の
FIFO、２２４，２２５はそれぞれPA５５，PB
５６のデータバスである。

第４図は第２図に示したPIポートシーケンサ
１０２の一構成例を示す図であり、１８１はシー
ケンスを記憶しているリードオンリーメモリの
ROM（Ｉ）、１８２はステートレジスタ（Ｉ）、
１８３はトランスパレントタイプのフリツプフロ
ツプ（FF）、１８４，１８５はNANDゲート、
１８６はORゲート、１８７はANDゲート、１８
８はインバータである。

第５図は第２図に示したPOポートシーケンサ
１２２の一構成例を示す図であり、１９１はリー
ドオンリーメモリのROM（Ｏ）、１９２はステー
トレジスタ（Ｏ）、１９３はANDゲートである。

第６図は第３図に示したPAポートシーケンサ
２０２の一構成例を示す図であり、２３１はリー
ドオンリーメモリのROM（Ａ）、２３２はステー
トレジスタ（Ａ）、２３３はデコーダ、２３４は
Ｄフリツプフロツプ、２３５はORゲート、２３
６はANDゲート、２３７はスリーステートバツ
フア、２３８はインバータである。

第７図は第３図に示したPBポートシーケンサ
２２２の一構成例を示す図であり、２５１はリー
ドオンリーメモリのROM（Ｂ）、２５２はステー
トレジスタ（Ｂ）、２５３はデコーダ、２５４は
Ｄフリツプフロツプ、２５５はORゲート、２５
６はANDゲート、２５７はスリーステートバツ
フア、２５８はインバータである。第６図の構成
と比して信号を３入力ANDゲート２５
６で受けている点が異なつているがその他の構成
は同様である。

PI，PO，PA、及びPBのポートシーケンサ１
０２，１２２，２０２，２２２はいずれもROM
シーケンサを基本として構成されており、各コマ
ンドレジスタ１０１，１２１，２０１，２２１の
コマンドCMD（Ｉ）、CMD（Ｏ）、CMD（Ａ）、
CMD（Ｂ）及び各入力制御信号によつてそのシー
ケンスが制御されるものであり、これらの機能は
以下の動作説明によつて示す。

ここで、第２図〜第７図において、Ｔと記した
記号はクロツク信号であり、INITと記した信号
は初期化信号である。この初期化信号は、本実施
例の場合マイクロプログラム制御CPU５１から
送出するような構成としている。以下の図におい
ても同様である。

次に動作について説明する。

まず、PI５３，PO５４，PA５５，PB５６の
基本動作の１つであるハンドシエイクデータ転送
について説明する。第８図ａ，ｂ，ｃにPI５３，
PO５４，PA５５，PB５６のポートのコマンド
を示している。PI５３を単純なハンドシエイク
データ転送に使用する場合には、該PI５３を同
図ａに示している“無条件入力”に設定するため
に、マイクロプログラム制御CPU５１がCMD
（Ｉ）＝“1000”とし、CMDLATCH（Ｉ）を送出
する。このように設定されると、PIポートシー
ケンサ１０２はPIデータポート１２５から入力
されてくるデータについて、＝“０”の場合
にFIFO１０３が空であつてレデイであれば受取
り、さもなくばWTL＝“１”とし＝“０”と
して、送信側ポートに対して受信不能であること
を示す。＝“０”となると送信側ポートは送
信を停止する。ここで、信号は該モジユール
が転送期間中であるか否かを示す信号である。ま
た、上記信号の発生は、入力のラツチ１０
４が挿入されているので、たとえFIFO１０３が
レデイでなくても最初のデータを１ワード受取つ
た後に行なう。データの転送はFIFO１０３の容
量以下のワード数なら何ワ何ワードでも差支えな
い。信号は転送期間は“０”となり、また
WTS＝“０”のとき、該モジユールはデータを受
取らないように動作する。FIFO１０３に１つの
データブロツクが収納されると、PIポートシー
ケンサ１０２の出力ンサ１０２の出力レデイ信号
OR（Ｉ）が“０”となつて、FIFO１０３は読出
し可能であることが示され、これによりマイクロ
プログラム制御CPU５１はIGATE（Ｉ）を“１”
として上記データブロツクを読出す。そして１ワ
ード読むとPOP信号（）＝“０”とし、
FIFO１０３から次のデータが読出せるようにな
る。

また、PO５４を単純なハンドシエイクデータ
転送に使用する場合には、第８図ｂに示している
DAISYでない場合のコマンド２種類を用いて行
なう。まずFIFO１２３の書込みのため、コマン
ドを“FIFO書込み・”に設定するために
CMD（Ｏ）＝“100”としてCMDLATCH（Ｏ）を
送出する。これにより入力レデイ信号（）＝
“０”となり、FIFO書込み可能であることがマイ
クロプログラム制御CPU５１に示される。そし
てこれにより内部データバス（IDB０−１５）６
０にデータをのせてWR（Ｏ）を送出し、FIFO１
２３に所定のワード数の書込みを行なう。この
後、“出力・“に設定するために、CMD
（Ｏ）＝“110”としてCMDLATCH（Ｏ）は送出す
ると、POポートシーケンサ１２２はを
“０”とし、FIFO１２３を出力可とし、POポー
トが出力中であることを示す＝“０”を発生
する。これにより、PO５４に接続されている入
力側ポートにデータ転送を行なう。また、POポ
ートシーケンサ１２２は、FIFO１２３のOR出
力とUNCK出力から得られる・UNCK（Ｏ）
信号によつてFIFO１２３にデータが残つている
か否かを判断し、データがなくなるまで＝
“０”をFIFO１２３に送出し、新たなデータワー
ドを送出する。なお、入力側ポートから＝
“０”に設定され、POポートシーケンサ１２２の
入力がWTO＝”となつている場合にはデータの
転送が中止され、データブロツクの転送開始前に
WTO＝“１”の場合には、WTO＝“０”となる
まで＝“０”の発生は待たされる。

また、PA５５，PB５６のポートもハンドシエ
イクデータ転送に使用することができ、その動作
は先に述べたPI５３，PO５４の入力、出力動作
と類似ではあるが、入力の場合にPI５３と異な
つて入力ラツチ１０４を有さずスリーステートバ
ツフア２０４を用いている点など若干の相異があ
る。

PA５５とPB５６とでは大した差異はないの
で、PA５５のハンドシエイクデータ転送につい
て説明する。

まず入力モードのときには、マイクロプログラ
ム制CPU５１コマンドを“入力”に設定するた
めに、CMD（Ａ）＝“100”としてCMDLATCH
（Ａ）を送出する（第８図ｃ参照）。このPA５５
に接続された出力側ポートからデータが送出され
てくるときには、PAデータバス２２４にデータ
が与えられるとともに、＝“１”となり、
CMD（Ａ）＝“100”の最下位ビツトCMD（Ａ）０
によつてスリーステートバツフア２０４ａが機能
する。従つて、PAのデータバス２２４のデータ
がFIFO２０３に信号（）によつて書込
まれる。信号が“０”である限り、FIFO２
０３の書込み動作が行なわれる。そして一旦
FIFO２０３にあるデータワード数のデータブロ
ツクを書込み終了すると、PAポートシーケンサ
２０２から＝“０”が送出されPA５５がデ
ータ入力を受付けられないことを示す。

マイクロプログラム制御CPU５１は、FIFO２
０３のデータを該マイクロプログラム制御CPU
５１に対して出力可能であることを示す（）
が“０”であることを検知して（）＝
“０”とし、FIFO２０３のデータを内部データバ
スIDB０−１５上に読出す。これは、PAポート
シーケンサ２０２がFIFO２０３のRO出力と
UNCK出力とから得られる信号・（）
によつてFIFO２０３内のデータが空になつたこ
とを判断し、信号（）を“１”とするまで
続けられる。

一方、出力モードのときには、マイクロプログ
ラム制御CPU５１がコマンドを“FIFO書込み”
に設定するためにCMD（Ａ）＝“101”として
CMDLATCH（Ａ）を送出する。CMD（Ａ）の最
下位ビツトCMD（Ａ）０は“１”であるので、ス
リーステートバツフア２０４ｂ，２０４ｃが機能
し、PAポートシーケンサ２０２はマイクロプロ
グラム制御CPU５１に対してIR（Ａ）＝“１”を送
出する。そして、マイクロプログラム制御CPU
５１はデータバスIDB０−１５上にデータを乗
せ、（）＝“０”としてFIFO２０３に書込
み動作を所定ワード数繰り返す。これが終わる
と、マイクロプログラム制御CPU５１はコマン
ドを“出力”に設定するためにCMD（Ａ）＝“111”
としてCMDLATCH（Ａ）を送出する。これによ
りPAポートシーケンサ２０２は＝“０”で
なければ＝“０”として出力を開始し、
FIFO２０３のOR出力とUNCK出力とよつて作
られる・UNCK（Ａ）信号によつてFIFO２０
３が空になることが検知できるまで、信号
（Ａ）を送出しながら出力動作を行なう。この時
WTA＝“０”ならば＝“１”となるまで待
つた後、同様の動作を行なう。また転送の途中で
WTA＝“０”となつた場合には、その期間転送
動作が停止される。

以上においては、ハンドシエイクデータ転送に
ついて述べてきたが、この実施例ではデイジーチ
エイン転送を行なうことにより、モジユール間の
データ転送を行なつて従来より高速なデータ伝送
を実現している。以下においては、デイジーチエ
インデータ転送について説明する。

第９図、第１０図はいずれもデイジーチエイン
データ転送に用いられるもので、第９図は第２図
に示したコンパレータ１１９の機能ブロツク図で
あり、１３１は比較データレジスタ、１３２はマ
スクデータレジスタ、１３３は比較器、１３４は
マスク回路、１３５はプルアツプ抵抗である。ま
た第１０図は第２図に示したデイジーチエインコ
ントローラ１２０の回路ブロツク図で、第１０図
ａは負荷分散制御部１２０ａ、第１０図ｂはアテ
ンシヨン・ウエイト信号創生部１２０ｂを示した
ものである。図において、１５１，１５２はフリ
ツプフロツプ、１５３はレデイラツチ、１５４は
ANDゲート、１５５はNORゲート、１５６は
NANDゲート、１５７はオープンコレクタ
NANDゲート、１５８はEORゲート、１５９は
プルアツプ抵抗、１６１はアテンシヨン数レジス
タ、１６２はダウンカウンタ、１６３はフリツプ
フロツプ、１６４はオープンコレクタインバータ
バツフア、１６５はNANDゲート、１６６は
NORゲート、１６７はORゲート、１６８はイン
バータ、１６９はENORゲート、１７０はプル
アツプ抵抗である。

この第９図、第１０図についての説明は以下の
デイジーチエインの動作説明の中で行なう。

まず、選択的データ転送を行なうデイジーチエ
インについて説明する。これは予め決めたモジユ
ール５０に対して所定のデータ又はデータブロツ
クを転送するものであつて、データ駆動計算機に
おけるデータ分散の１つの手段として使用し得る
ものである。

第１１図は選択的データ転送のデイジーチエイ
ンの信号接続を示す図であり、図中、５０ａ〜５
０ｆはモジユール＃０〜＃ｎを示している。モジ
ユール＃０はPO５４を第８図ｂの“FIFO書込
み・”、または“出力・”と設定
して用いるか、あるいはPB５６を第８図ｃの
“FIFO書込み”または“出力”と設定して用い
る。モジユール＃ｎはPI５３を第８図ａの“無
条件入力”またはPA５５を第８図ｃの“入力”
に設定して用いる。モジユール＃１、モジユール
＃２，…，モジユール＃ｎ−１はそれぞれPI５
３を第８図ａの“選択的入力／バイパス”と設定
し、PO５４を同図ｂの“初期化”と設定して用
いる。このように設定することにより、モジユー
ル＃０は出力モジユール、モジユール＃１〜＃ｎ
は入力モジユールとなる。

各モジユール５０ａと５０ｂ，５０ｂと５０
ｃ，５０ｃと５０ｄなどのポートデータバスＤ０
−１５と転送信号、待機要求信号は各ポ
ート間同志で接続され、またアテンシヨン信号
ATNはワイヤードオア構成として全モジユール
に直結されている。このアテンシヨン信号
は、あるモジユールで信号の発生や消滅が生
じた場合、データ転送系が長くても全部のモジユ
ールに信号を伝搬させるまでデータ転送系全
体に渡つて一時的にデータ転送を停止するもので
ある。

転送されるデータは通常１ワードより長いデー
タブロツクを取り扱い、選択的データ転送を行な
うデイジーチエインの場合は、第１ワード目の16
ビツトの部分あるいは全体を用いて一致判定を行
なう。

まず、モジユール＃０からハンドシエイクデー
タ転送の出力の場合と同様にFIFO１２３にデー
タを書込む。モジユール＃１からモジユール＃ｎ
までのPI５３のFIFO１０３が空とすれば、
＝“０”となつていないので、モジユール＃０が
出力すればそのままモジユール＃１のPIデータ
ポート１２５に入力される。このデータはモジユ
ール＃０において、その第１ワード目に予め決め
た、即ち転送先モジユールのアドレス値が与えら
れている。またモジユール＃１からモジユール
＃ｎ−１については、第９図に示しているそれぞ
れのモジユールの比較データレジスタ１３１とマ
スクデータレジスタ１３２とに、マイクロプログ
ラム制御CPU５１か内部データバスIDB０−１
５経由で、信号LCMP、LMSKによつて比較デ
ータとマスクデータとが格納されている。そして
PIデータが到着した＝“０”となつた最初の
クロツクにおいて、PIデータと比較データレジ
スタ１３１に貯えられた比較データとが比較器１
３３によつて比較され、さらにマスク回路１３４
においてマスクデータレジスタ１３２のマスクデ
ータによつて不要のビツトがマスクされた後、一
致信号MCが得られる。そしてこの一致信号MC
によりPIポートシーケンサ１０２において一致
か不一致かが判断され、PIデータポート１２５
に入つたデータブロツクをモジユール内に入力す
るか、あるいはバイパスするかの動作が行なわれ
る。

以上のように、モジユール＃０から送り出され
るデータブロツクは、データブロツクの第１ワー
ドに受取るべきモジユール５０を決めて出力さ
れ、特に受取るモジユール５０がないように第１
ワード目を設定をすれば、最後尾のモジユール
＃ｎにデータブロツクが送出される。

もし、モジユール＃０からのデータブロツクが
モジユール＃３で受取られ、続いて同じくデータ
ブロツクがモジユール＃３に送出されて、未だモ
ジユール＃ｎ−１のFIFO１０３が空になつてい
ない状態においては、モジユール＃３の入力ラツ
チ１０４に第１ワード目がラツチされ、同時に
WTL＝“１”となり、その次のクロツクサイクル
でWTLD＝“１”となり、第１０図ｂに示したア
テンシヨンウエイト信号創生部１２０ｂにおける
NORゲート１６６を経て＝“０”となつて、
モジユール＃３の待機要求信号は“０”とな
る。これを受けたモジユール＃２のアテンシヨン
ウエイト創生部１２０ｂの信号は“０”と
なる。この時、モジユール＃２のPI５３のコマ
ンドレジスタ（Ｉ）１０１は“選択的入力／バイ
パス”たるCMD（Ｉ）＝“1101”と設定されている
ため、PI５３のORゲート１０９ａによつて
DAISY＝“１”となり、また＝“１”で
あるので、NANDゲート１６５ｄの出力は“０”
となり、NANDゲート１６５ｂの出力信号WTI
は“１”となる。

同様に、NANDゲート１６５ｄの出力を受け
ている信号は、インバータ１６８ａ、NOR
ゲート１６６の信号路で“０”となる。また、
ENORゲート１６９の出力は“０”となり、マ
イクロプログラム制御CPU５１から内部データ
バスIDB０−３を経て信号ATNO.LATCHによ
つてアテンシヨンレジスタ１６１に予め記憶され
ているアテンシヨン数に対応する数値をダウンカ
ウンタ１６２にプリセツトし、またフリツプフロ
ツプ１６３ａをセツトして＝“０”とする。
この後ダウンカウンタ１６２からBORROW出力
が出てフリツプフロツプ１６３ａのクロツク入力
に入り、そのＱ出力が“０”となるまでの期間、
ATN＝“０”が接続するものである。

なお、フリツプフロツプ１６３ｂとENORゲ
ート１６９は入力される待機要求信号が変化した
ことを検出するための回路で、変化があれば
ENORゲート１６９の出力が“０”となる。

このアテンシヨン信号は、以下の目的で
用いられている。即ち、複数個のモジユール５０
を待機要求信号が伝搬するには、インバータ
１６８ａ，１６８ｂ，NANDゲート１６５ｄ，
NORゲート１６６をそれぞれモジユール数経由
せねばならず、ゲート伝搬遅延時間がクロツク周
期に比して無視できなくなるため、この伝搬遅延
時間一時的にデータ転送を停止状態とするのに用
いられている。

次に、負荷分散的データ転送を行なうデイジー
チエインについて説明する。これは、同一の処理
機能を有するモジユール５０に対して、所定のデ
ータまたはデータブロツクを転送するもので、デ
ータ分散の１つの手段として使用し得るものであ
る。

第１２図は、負荷分散的データ転送のデイジー
チエインの信号接続を示す図であり、５０ｇ〜５
０ｌはモジユール＃０〜＃ｎを示している。モジ
ユール＃０はPO５４を第８図ｂの“FIFO書込
み・”または“出力・”と設定し
て用いるか、あるいはPB５６を同図ｃの“FIFO
書込み”または“出力”として設定して用いる。
モジユール＃ｎはPI５３を第８図ａの“無条件
入力”に設定して用いる。モジユール＃１，
＃２，…，＃ｎ−１はそれぞれPI５３を、マイ
クロプログラム制御CPU５１内に含まれる演算
部（ALU）がレデイでないときには“負荷分散
的入力／バイパス・”と設定し、レデイ
のときには“負荷分散的入力／バイパス・
ARDY”と設定して、PO５４を第８図ｂの“初
期化”として設定して用いる。このように設定す
ることによつてモジユール＃０は出力モジユー
ル、その他のモジユール５０ｈ〜５０ｌは入力モ
ジユールとなる。

各モジユール５０ｇと５０ｈ，５０ｈと５０
ｉ，５０ｉと５０ｊなどのポートデータバスＤ０
−１５、転送信号、待機要求信号は各ポ
ート間同志で接続され、それ以外のALUレデイ
信号，FIFO１０３がレデイ（空）である
ことを示すBUFFERレデイ信号、及びあ
るモジユールでデータを受け取つたときに発生す
る受取信号は、いずれの信号も既に先に述
べた信号と同様、ワイヤードオア構成とし
て、接続される全モジユールに直結されている。

まず、モジユール＃０からの出力については既
に選択的データ転送のデイジーチエインで述べた
のと同様、FIFO１２３、または２２３に所定の
データまたはデータブロツクを書込んだ後出力す
る。最初はモジユール＃１、モジユール＃２，
…，モジユール＃ｎのいずれかのFIFO１０３も
空であり、ALUもレデイであるので、，
BRDYとも“０”である。第１０図ａに示した
負荷分散制御部１２０ａにおいて、まず初期化信
号INITによつてRDYラツチ１５３、フリツプフ
ロツプ１５１，１５２が初期化されており、PI
ポートシーケンサ１０２からの入力、信号
ARDYL，がRDYラツチ１５３に常にラ
ツチされる。，とRDYラツチ１５
３の状態が一致していれば、このモジユール５０
が、即ち最も暇なモジユールであるので、最も暇
であることを示す信号IDLESTが“１”となる。
ここで、モジユール＃０からデータブロツクが伝
搬してきて、＝“０”となると、PIポートシ
ーケンサ１０２はIDLEST＝“１”であるので、
自らのFIFO１０３内へそのデータブロツクを取
り込むように機能する。

そしてRDYラツチ１５３は、PIデータポート
１２５にデータブロツクが到着すとそのラツチ動
作を止め、それ以降状態を変化させず、デイジー
チエインを構成するいずれかのモジユール５０の
PI１５３において受取りを決定したときに
＝“０”とする信号を発生して、再びラツチを行
なうように動作する。これはデータブロツクがモ
ジユールを転送して行くときに、一旦データブロ
ツクの先頭が通過したモジユール５０が信号
ARDY，を変更するように動作しても、
そのモジユール５０へ戻つてデータを受取るよう
なことはできないために、データブロツクが未だ
転送してこないモジユール５０のみ，
BRDYの変更を許すようにしたものである。そ
していずれかのモジユール５０がデータブロツク
を受取り、＝“０”となれば、それ以降、再
び全モジユールの，の変更が許さ
れるように機能する。

ここで、データブロツクの取込みは、モジユー
ル５０のIDLEST＝“１”であれば良いのであつ
て、＝“１”，＝“０”であつて
も差しつかえないことは言うまでもない。しか
し、＝＝“１”のときにデータブロ
ツクが転送されてきた場合には、たとえIDLEST
＝“１”であつても＝“１”であつて
FIFO１０３がレデイでないのでデータブロツク
を受取ることができない。この場合には、後に接
続しているモジユール５０のうち＝“０”
となつたいずれかのモジユールへデータブロツク
を転送していく。

第１０図ａに示した負荷分散制御部１２０ａ
は、デイジーチエイン上に１個のデータブロツク
が存在することを許容するのみであつて、複数個
のデータブロツクがデイジーチエイン上に存在し
た場合には正常動作しない。そこでデイジーチエ
イン上に１データブロツクのみが存在するよう
に、デイジーチエインの長さを設定することが必
要となる。本実施例の場合、データブロツクを16
ワードで構成しているので、デイジーチエインの
長さは、FIFO１２３の書込みクロツク数を考慮
すると２倍の32個以上のモジユールの接続が可能
であり、実用上は十分である。

負荷分散的データ転送のデイジーチエインの動
作は以上のようであつて、IDLEST＝“１”でモ
ジユール５０ｇに最も近くて＝“０”の
モジユール５０にデータブロツクが転送されてい
く。の信号は第８図ａに示すように、マ
イクロプログラム制御CPU５１内のALUの状態
に対応して、コマンドによつて切替えられ、コマ
ンドレジスタ（Ｉ）１０１の出力CMD（Ｉ）０−
３をNANDゲート１８４で受け、フリツプフロ
ツプ１８３でラツチして創生される。

次に、一旦分散されたデータまたはデータブロ
ツクを各モジユール５０から収集するためのデイ
ジーチエインについて説明する。

第１３図は収集データ転送のためのデイジーチ
エインの信号接続を示す図であり、図中、５０ｍ
〜５０ｒはモジユール＃０〜＃ｎを示している。
モジユール＃０はPO５４を第８図ｂの“FIFO書
込み・”または“出力・”と設定
して用いるか、あるいはPB５６を同図ｃの
“FIFO書込み”または“出力”として設定して用
いる。モジユール＃ｎはPI５３を第８図ａの
“無条件入力”またはPA５５の“入力”に設定し
て用いる。モジユール＃１，＃２，…，＃ｎ−１
は、それぞれPI５３を第８図ａの“無条件バイ
パス”と設定し、PO５４を同図ｂの“FIFO書込
み・DAISY”または“出力・DAISY”として設
定して用いる。このように設定することにより、
モジユール＃０〜＃ｎ−１は出力モジユール、モ
ジユール＃ｎは入力モジユールとなる。

各モジユール５０ｍと５０ｎ，５０ｎと５０
ｏ，５０ｏと５０ｐなどのポートデータバスＤ０
−１５と、転送信号、待機要求信号、及
びPO５４出力中を示す信号は各ポート間
同志で接続される。信号については第１１
図、第１２図で述べたのと同様である。

まず、モジユール＃０の出力については既に選
択的並びに負荷分散的デイジーチエインで述べ
た。ただ信号を、PO５４の場合には
BUSYRで、PB５６の場合にはで受け
て、これらの出力ポート部が出力動作に入らない
ようにPOポートシーケンサ１２２またはPBポー
トシーケンサ２２２がシーケンス設定されてい
る。

例えば、モジユール＃１が出力するときには、
そのPOポートシーケンサ１２２はその入力たる
信号ととをANDゲート１９３で受け
て、PIデータポート１２５、POデータポート１
２６にデータブロツクがないことを確認し、さら
にモジユール＃２からの入力、即ち信号
BUSYRが“０”でないことを確認して、信号
BUSYSLを出力し、Ｄフリツプフロツプ１０５
ｃを経てを送る。

モジユール＃１から＃ｎ−１のいずれの出力モ
ジユールの動作もこれと同様である。

もし、モジユール＃２が出力するとその
BUSY信号は“０”となり、モジユール＃１の
信号が“０”となつて、POポートシー
ケンサ１２２の待機要求信号WTOはアテンシヨ
ンウエイト創生部１２０ｂに示すように、
NANDゲート１６５ｃを経て“１”となつてそ
の出力が停止させられる。また、このモジユール
＃２の出力中に、モジユール＃ｎから＝“０”
が発生し、＝“０”がインバータ１６８ｂ
経由でNANDゲート１６５ｄに入つてくると、
CMD（Ｉ）＝“101X”であるのでORゲート１０９
ａの出力DAISYは“１”であり、さらにNAND
ゲート１６５ｄの出力がモジユール＃ｎ−１，
＃ｎ−２，…，＃２において“０”となり、同じ
くその出力が“０”となる。しかし、モジ
ユール＃１では、モジユール＃２から＝
“０”なる入力を受けるのでＷ＝“１”となり、
PO５４が出力中のモジユールから上位のモジユ
ールの間での待機要求はなくなる。従つて、上位
において出力を行なつたときには、途中で出力し
ているモジユールのPI５３の入力ラツチ１０４
までデータブロツクを転送してくるようになり、
より高速なデータ転送が可能となる。

以上に述べたデイジーチエインは組合せて用い
ることができる。即ち、第１３図の収集データ転
送のデイジーチエインにおける収集されたデータ
またはデータブロツクは、モジユール＃ｎ−１の
出力において得られるので、このモジユール＃ｎ
−１の出力を第１１図のモジユール＃０の代りに
使用することによつて、収集データ転送のデイジ
ーチエインと、選択的データ転送のデイジーチエ
インとを構成し、収集と選択的データ分散とを効
率よく実施することができる。同様に、第１２図
の負荷分散的データ転送のデイジーチエインにお
いて使用すれば、収集と負荷分散的データ転送と
を効率良く実施することができる。

このように本実施例装置によれば、入，出力ポ
ート部のポートシーケンサに所要の転送機能シー
ケンス設定を行なつてデイジーチエイン転送を行
なうようにしたので、データを複数個のデータ処
理モジユールの中で負荷の軽いものから分散した
り、あるいは複数のデータ処理モジユールからの
出力データを単一のデータ処理モジユールに収集
したりする場合に、データ伝送の度にアドレス設
定を行なう必要がなく、必要なデータ処理モジユ
ールから他のデータ処理モジユール間のデータ転
送を簡単に、かつ高速に行なうことができる。さ
らに、アドレスによる選択的なデータの分散をも
行なうことができるので、データ駆動計算機のデ
ータ伝送装置として用いて高速演算を実現するこ
とができる。

ここで、以上の説明において、例えばな
どの上の横線は負論理であることを示しており、
信号がローのときアクテイブであることを示して
いる。

なお、上記実施例ではデータ駆動形計算機のた
めのデータ伝送装置として説明したが、処理モジ
ユール間のデータ転送を行なうものであれば、い
かなるものにも適用できることは言うまでもな
い。

〔発明の効果〕

以上のように、本発明に係るデータ伝送装置に
よれば、該装置を構成する複数のデータ処理モジ
ユールのそれぞれに、入，出力ポートと該各ポー
ト部の動作制御を行なうためのポートシーケンサ
及びデイジーチエインコントローラとを設け、上
記ポートシーケンサに所要の転送機能シーケンス
を設定できるようにするとともに、デイジーチエ
イン転送を制御するための制御信号として、１の
データ処理モジユールで発生または消滅した待機
要求を示す信号が各データ処理モジユールに伝搬
するまでの期間、一時的にデータを停止するため
の制御信号を備えた構成としたから、複数のデー
タ処理モジユール間において、アドレス設定を行
なうことなしに負荷分散的データ転送及び収集デ
ータ転送を簡単にかつ高速に行なうことができ、
さらに選択的データ転送をも行なうことができ、
本装置をデータ駆動計算機等に用いて高速演算を
実現することができ、かつ待機要求信号の伝搬遅
延による誤動作を防止できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるデータ伝送装
置に用いられるデータ処理装置のブロツク構成
図、第２図は該装置のパラレル入力ポート（PI）
とパラレル出力ポート（PO）の機能ブロツク図、
第３図は該装置のパラレル入，出力ポート（PA，
PB）の機能ブロツク図、第４図は該装置のPIポ
ートシーケンサの構成図、第５図は該装置のPO
ポートシーケンサの構成図、第６図は該装置の
PAポートシーケンサの構成図、第７図は該装置
のPBポートシーケンサの構成図、第８図は各ポ
ート部のポートコマンドを示す図、第９図は該装
置のコンパレータの機能ブロツク図、第１０図は
該装置のデイジーチエインコントローラの回路ブ
ロツク図であり、第１０図ａは負荷分散制御部を
示す図、第１０図ｂはアテンシヨン・ウエイト信
号創生部を示す図、第１１図は選択的データ転送
のためのデイジーチエインの信号接続を示す図、
第１２図は負荷分散的データ転送のためのデイジ
ーチエインの信号接続を示す図、第１３図は収集
データ転送のためのデイジーチエインの信号接続
を示す図、第１４図は従来のデータ処理装置間の
データ伝送装置の一例を示す図である。５０…データ処理モジユール、５１…マイクロ
プログラム制御CPU（シーケンス設定手段）、５
３…パラレル入力ポート部（PI）、５４…パラレ
ル出力ポート部（PO）、５５，５６…入，出力切
替可能のパラレル入，出力ポート部（PA，PB）、
６２…バイパス線路、１０２…PIポートシーケ
ンサ、１２２…POポートシーケンサ、１２７ａ
…パラレル入力ポート、１２７ｂ…パラレル出力
ポート、１２７ｃ，１２７ｄ…パラレル入力また
はパラレル出力ポート、２０２…PAポートシー
ケンサ、２２２…PBポートシーケンサ、１２０
…デイジーチエインコントローラ、１１９…コン
パレータ。なお図中同一符号は同一又は相当部分
を示す。

Claims

【特許請求の範囲】１入力データバス及び入力制御線を有する入力
ポートと、出力データバス及び出力制御線を有す
る出力ポートと、上記入力データバスからの信号
を上記出力データバスにバイパスするためのバイ
パス線路と、上記入力制御線、上記出力制御線及
びデイジーチエイン転送制御線の信号を入力ある
いは出力として各々動作するポートシーケンサ及
びデイジーチエインコントローラと、上記ポート
シーケンサに所要の転送機能シーケンスを設定す
るためのシーケンス設定手段とを有するデータ処
理モジユールが複数個縦続接続されてなり、該複
数のデータ処理モジユール間にて、データのデイ
ジーチエイン転送を行なうデータ伝送装置におい
て、上記入力ポートの入力制御線及び出力ポートの
出力制御線はともに転送期間中を示す信号線と待
機要求を示す信号線とを含み、かつデイジーチエ
イン転送制御線の信号は上記待機要求を示す信号
が各データ処理モジユールに伝搬するまでの期
間、一時的にデータを停止するための制御信号を
含むことを特徴とするデータ伝送装置。