JPS61123968A

JPS61123968A - デ−タ伝送装置

Info

Publication number: JPS61123968A
Application number: JP24750184A
Authority: JP
Inventors: Hironori Terada; 浩詔寺田; Katsuhiko Asada; 勝彦浅田; Hiroaki Nishikawa; 博昭西川; Kenji Shima; 憲司嶋; Nobufumi Komori; 伸史小守; Mitsuo Akechi; 光夫明智
Original assignee: Mitsubishi Electric Corp; Sharp Corp; Sanyo Electric Co Ltd; Matsushita Electric Industrial Co Ltd
Current assignee: Mitsubishi Electric Corp; Sharp Corp; Sanyo Electric Co Ltd; Panasonic Holdings Corp
Priority date: 1984-11-20
Filing date: 1984-11-20
Publication date: 1986-06-11
Also published as: JPH0481223B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、複数個のデータ処理装置間のデータ伝送を
行なうデータ伝送装置に関するものである。

〔従来の技術〕

従来からよく知られているデータ処理装置間のデータ伝
送装置の一例を第１４図に示している。

図において、１は制御線、アドレスバス、データバスな
どからなるバス、１０はバス１を制御し占有する能力を
有し、データを入力あるいは出力することができるバス
マスクであり、このバスマスタｌＯにおいて、１１はＣ
ＰＵ、１２は外部とのデータ授受を行なうための入出力
ボート、１３はメモリ、１４はバス交換器、１５はバッ
ファである。３０はバス１を制御し占有する能力を持た
ないが、バスマスタ１０に対してデータを入力あるいは
出力することができるバススレーブであって、第１のパ
ススレーブ３０ａはシステム入出力、第２のパススレー
ブ３０ｂはシステムメモリであり、３１．３２はそれぞ
れパラレル及びシリアル入出力ポート、３３はデコーダ
、３４はメモリである。

次に動作について説明する。

バスマスタ１０がまず入出力ポート３０ａまたはシステ
ムメモリ３０ｂのアドレスをアドレスバスに与える。書
込み動作の場合にはデータも同時にデータバス上に与え
る。その後、バスマスタ１０は入出力読出し、書込み、
またはメモリ読出し。

書込みのいずれかの命令をコマンド線上に発生し、これ
に対応したパススレーブ３０が応答する。即ち、対応す
るパススレーブ３０は書込み動作の際はデータを取込み
、読出し動作の際はデータをバスに出力する。その後パ
ススレーブ３０はバスマスタ１０に転送認知信号を送り
、バスマスタ１０は書込みまたは読出しサイクルを終了
し、コマンド線上の命令の送出を止め、アドレス及びデ
ータをバスからはずすことにより一動作が完了する。

以上の説明は単一のバスマスタ１０が出力するときの様
子について述べたが、１個のバスマスタが出力中により
優先度の高いバスマスクが出力しようとした場合には、
バス交換器１４によつてバス交換が行なわれ、より高い
優先度のバスマスタのデータ転送が行なえるような構成
となっている。

〔発明が解決しようとする問題点〕

しかし、このような従来のデータ伝送装置においては、
バスマスタ１０は出力の際にはその相手方となる入力側
のデータ処理装置をアドレスバスによって予め決めてデ
ータを送出しなければならず、入力の際にも同様に出力
側のデータ処理装置を予め決めなければデータ伝送が行
なえないという欠点があった。

特に、データ駆動計算機において、データを複数個のデ
ータ処理装置の中で負荷の軽いものから順に分散したり
、あるいは複数のデータ処理装置からの出力データを単
一のデータ処理装置に収集する場合には、事実上システ
ムを構成することができないという問題や、また伝送の
度にアドレス設定を必要とするので高速伝送には不適当
なものであるという問題があった。

この発明は上記のような問題点を除去するためになされ
たもので、データ処理装置間のデータ伝送をアドレスバ
スを用いることなく高速に行なうことができ、特にデー
タ駆動計算機のデータ伝送装置として用いて高速演算を
実現するのに適したデータ伝送装置を提供するものであ
る。

〔問題点を解決するための手段〕

この発明に係るデータ伝送装置は、該装置を構成する複
数のデータ処理モジュールのそれぞれに、それぞれデー
タバス及び制御線を有する人、出力ポートと、入力デー
タバスからの信号を出力データバスへバイパスするため
のバイパス線路と、各制御線の信号を入力あるいは出力
として動作するポートシーケンサ及びディジーチェイン
コントローラと、上記ポートシーケンサに所要の転送機
能シーケンスを設定するためのシーケンス設定手段とを
設けたものである。

〔作用〕

この発明においては、各データ処理モジュールの人、出
力ポート部のポートシーケンサに所要のシーケンス設定
を行ない、該各データ処理モジュール間で選択的データ
転送、負荷分散的データ転、　　送、収集データ転送の
ディジーチェイン転送を組合せ、効率の良いかつ高速な
データ伝送を行なう。

〔実施例〕

以下、この発明の実施例を図について説明する。

第１図はこの発明の実施例において用いられるデータ処
理モジュール（以下モジュールと呼ぶ）のブロック図で
ある０図において、５０はモジュール、５１はモジュー
ル全体の制御や演算を行なうマイクロプログラム制御Ｃ
ＰＵ　（シーケンス設定手ＷＩｔ）、５２は主記憶、５
３，５４．５５．５６はそれぞれパラレル入力ポート部
（ＰＩ）、パラレル出力ポート部（ＰＯ）、パラレル入
出力ポート部（ＰＡ）、パラレル入出力ボート部（Ｐ　
Ｂ）であり、これらはマイクロプログラム制御ＣＰＵ５
１から一旦コマントを与えられると自立的に動作するも
のである。６０は内部データバス、６１はＰＩ５３から
内部データバス６０への転送線路、６２はＰＩ５３から
ＰＯ５４へのバイパス線路、６３は内部データバス６０
からＰＯ５４への転送線路、６４．６５はそれぞれＰＡ
５５．ＰＢ５６と内部データバス６０との間の双方向の
転送線路、５７．５８はそれぞれシリアル入力ポート（
３１）シリアル出力ポート（ＳＯ）である。

上記３１５７と５０５８はプログラムやデータの初期化
、始動、停止などに用いられるものである。またマイク
ロプログラム制御ＣＰＵ５１にはプートプログラムがあ
り、シリアルポート５７゜５８を経て、ある意味をもつ
プログラムを主記憶５２などにロードする。同じくシリ
アルポート５７．５８を経由して始動がかけられると、
このモジュール５０はパラレルポート部５３．５４．５
５．５６を用いてデータ伝送を行ない、内部のプログラ
ムに応じた計算や各種演算処理を行なうものである。

次に、モジュール５０のパラレルボート部５３゜５４．
５５．５６について説明する。第２図はＰＩ３３とＰＯ
５４の機能ブロック図であり、図において、ｌＯｌはＰ
Ｉ５３のコマンドレジスタ（１）、１０２はＰＩポート
シーケンサ、１０３はＰＩ３３のＦ　Ｉ　ＦＯ（Ｆｉｒ
ｓｔ−ｉｎ　　Ｆｉｒｓｔ−ｏｕｔｔｓｅｍｏｒｙ　）
　、ｌ　０４は入力ラッチ、１０５はＤフリップフロッ
プ、１０７はスリーステートゲートからなるバイパスゲ
ート、１０８はスリーステートゲート、１０９はＯＲゲ
ート、１１０はＮＯＲゲート、１１３ばインバータ、１
１９はコンパレータ、１２Ｇはディジーチェインコント
ローラである。また、１２１はＰＯ５４のコマンドレジ
スタ（０）、１２２はＰＯポートシーケンサ、１２３＆
＊ＦＩＦ０，１２５．１２６はそれぞれＰＩ３３、ＰＯ
５４のデータバス、１２７はパラレル入力ポートまたは
パラレル出力ボートである。

第３図はＰＡ５５とＰＢ５６の機能ブロック図であり、
２０１はＰＡ５５のコマンドレジスタ（Ａ）、２０２は
ＰＡポートシーケンサ、２０３はＰＡ５５のＦＩＦＯ１
２０４はスリーステートバッファ、２０５はＮＯＲゲー
ト、２０６はＡＮＤゲート、２０７はＯＲゲート、２０
８はインバータ、２２１はＰＢ５６のコマンドレジスタ
（Ｂ）、２２２はＰＢポートシーケンサ、２２３はＰ８
５ＧのＦＩＦＯ１２２４，２２５はそれぞれＰＡ５５、
ＰＢ５６のデータバスである。

第４図は第２図に示したＰＩポートシーケンサ１０２の
一構成例を示す図であり、１８１はシーケンスを記憶し
ているリードオンリーメモリのＲＯＭ　（ｆ）、１８２
ばステートレジスタ（１）、１８３はトランスバレント
タイプのフリップフロップ（ＦＦ）　、１８４．１８５
はＮＡＮＤＡＮＤゲート６はＯＲゲート、１８７はＡＮ
Ｄゲート、１８８はインバータである。

第５図は第２図に示したＰＯポートシーケンサ１２２の
一構成例を示す図であり、１９１はリードオンリーメモ
リのＲＯＭ　（０）　、１９２はステートレジスタ（０
）、１９３はＡＮＤゲートである。

第６図は第３ｍに示したＰＡポートシーケンサ２０２の
一構成例を示す図であり、２３１はリードオンリーメモ
リのＲＯＭ　（Ａ）　、２３２はステートレジスタ（Ａ
）、２３３はデコーダ、２３４はＤフリップフロップ、
２３５はＯＲゲート、２３６はＡＮＤゲート、２３７は
スリーステートバッファ、２３８はインバータである。

第７図は第３図に示したＰＢポートシーケンサ２２２の
一構成例を示す図であり、２５１はリードオンリーメモ
リのＲＯＭ　（Ｂ）　、２５２はステートレジスタ（Ｂ
）、２５３はデコーダ、２５４はＤフリップフロップ、
２５５はＯＲゲート、２５６はＡＮＤゲート、２５７は
スリーステートバッファ、２５８はインバータである。

第６図の構成と比して信号ＢυＳＹＲを３人力ＡＮＤゲ
ート２５６で受けている点が異なっているがその他の構
成は同様である。

ＰＩ、ＰＯ，ＰＡ、及びＰＢのポートシーケンサ１４）
２，１２２，２０２．２２２はいずれもＲＯＭシーケン
サを基本として構成されており、各コマンドレジスタ１
０１，１２１，２０１，２２１のコマンドＣＭＤ　（１
）、ＣＭＤ　（０）、ＣＭＤ　（Ａ）、ＣＭＤ　（Ｂ）
及び各入力制御信号によってそのシーケンスが制御され
るものであり、これらの機能は以下の動作説明によって
示す。

ここで、第２図〜第７図において、Ｔと記した記号はク
ロック信号であり、ＩＮＩＴと記した信号は初期化信号
である。この初期化信号は、本実施例の場合マイクロプ
ログラム制御ＣＰυ５１から送出するような構成として
いる。以下の図においても同様である。

次に動作について説明する。

まず、ＰＩ３３．ＰＯ５４，ＰＡ５５．ＰＢ５６の基本
動作の１つであるハンドシェイクデータ転送について説
明する。第８図（！１）、　（ｂ）、　（Ｃ）にＰＩ５
３、ＰＯ５４，ＰＡ５５．ＰＢ５６のボートのコマンド
を示している。ＰＩ３３を単純なハンドシェイクデータ
転送に使用する場合には、ｔＪｊＰＩ５３を同図（ａ）
に示している“無条件人力１に設定するために、マイク
ロプログラム制御ＣＰＵ５１がＣＭＤ　（１）−”１０
００”とし、ＣＭＤＬＡＴＣＨ（１）を送出する。この
ように設定されると、ＰＩポートシーケンサ１０２はＰ
Ｉデデーポート１２５から入力されてくるデータについ
て、下■Ｒ−“０”の場合にＰＩＦＯ１０３が空であっ
てレディであれば受取り、さもなく−ばＷＴＬ−“１”
としＷＴＳ−＠０”として、送信側ポートに対して受信
不能であることを示す、ＷＴＳ−１０″となると送信側
ボートは送信を停止する。ここで、信号〒■は該モジュ
ールが転送期間中であるか否かを示す信号である。また
、上記信号ＷＴＳの発生は、入力のラッチ１０４が挿入
されているので、たとえＰＩＦＯ１０３がレディでなく
ても最初のデータを１ワード受取った後に行なう、デー
タの転送はＰＩＦＯ１０３の容量以下のワード数なら何
ワ何ワードでも差支えない、信号ＴＲＲは転送期間は０
１となり、またＷＴＳ−“０″のとき、該モジュールは
データを受取らないように動作する。ＦＩＦＯ１０３に
１つのデータブロックが収納されると、ＰＩポートシー
ケンサ１０２の出力ンサ１０２の出力レディ信号−ｄゴ
［ゴ］コーが“０”となって、ＦＩＦＯ１０３は読出し
可能であることが示され、これによりマイクロプログラ
ム制御ＣＰＵ５１はＩＧＡＴＥ　（１）を６１”として
上記データブロックを読出す、モして１ワード読むとｐ
ｏｐ信号ＲＤ　（１）−’０”とし、ＦＩＦＯ１０３か
ら次のデータが読出せるようになる。

また、ＰＯ５４を単純なハンドシェイクデータ転送に使
用する場合には、第８図伽）に示しているＤＡＩ　ＳＹ
でない場合のコマンド２種類を用いて行なう、まずＦＩ
ＦＯ１２３の書込みのため、コマンドを′″ＦＩＦＯＦ
ＩＦＯ書込Ｉ　ＳＹ”に設定するためにＣＭＤ　（０）
”“１００　”としてＣＭＤＬＡＴＣＨ（０）を送出す
る。これにより入カレディ信号ＴＴゴ丁「−“０”とな
り、ＦＩＦＯ書込み可能であることがマイクロプログラ
ム制御ＣＰＵ５１に示される。そしてこれにより内部デ
ータバス（Ｉ　ＤＢ　０−１５　）　６０にデータをの
せてＷＲ（０）を送出し、ＦＩＦＯ１２３に所定のワー
ド数の書込みを行なう、この後、“出力・ＤＡＩ丁Ｙ”
に設定するために、ＣＭＤ　（Ｏ）−“１１Ｇ　”とし
てＣＭＤＬＡＴＣＨ（０）を送出すると、ＰＯポニトシ
ーケンサ１２２は０ＧＡＴＥを“０”とし、ＦＩＦＯ１
２３を出力可とし、ＰＯポートが出力中であることを示
すＴＲ３−“０′″を発生する。これにより、ＰＯ５４
に接続されている入力側ポートにデータ転送を行なう、
また、ＰＯポートシーケンサ１２２は、ＦＩＦＯ１２３
２）ＯＲ出力とＵＮＣＫＮＣ外ら得られるＯＲ・ＵＮＣ
Ｋ（０）信号によってＦＩＦＯ１２３にデータが残って
いるか否かを判断し、データがなくなるまでｏｐｏｐ−
Ｏ″を１ＩＦＯ１２３に送出し、新たなデータワードを
送出する。なお、入力側ボートからＷＴＲ−“０′″に
設定され、ＰＯポートシーケンサ１２２の入力がＷＴＯ
■“１”となっている場合にはデータの転送が中止され
、データブロックの転送開始前にＷＴＯ−“１″の場合
には、ＷＴＯ−０”となるまでＴＲ３−“Ｏ″の発生は
待たされる。

また、ＰＡ５５．ＰＢ５６のポートもハンドシと類似で
はあるが、入力の場合にＰＩ３３と異なＣ）Ｊって入力ラッチ１０４を有ずスリーステートバッファ２
０４を用いている点など若干の相異がある。

ＰＡ５５とＰＢ５６とでは大した差異はないので、ＰＡ
５５のハンドシェイクデータ転送について説明する。

まず入力モードのときには、マイクロプログラム制ＣＰ
υ５１がコマンドを“入力”に設定するために、ＣＭＤ
　（Ａ）−“１００′″としてＣＭＤ　ＬＡＴＣＨ（Ａ
）を送出する（第８図（Ｃ）参照）、このＰＡ５５に接
続された出力側ボートからデータが送出されてくるとき
には、ＰＡデデーバス２２４にデータが与えられるとと
−もに、ＴＲＡ−“ビとなり、ＣＭＤ　（Ａ）−′″１
００１の最下位ビットＣＭＤ　（Ａ）Ｏによってスリー
ステートバッファ２０４ａが機能する。従うて、ＰＡの
データバス２２４のデータがＦＩＦＯ２０３に信号０Ｐ
ＵＳＨ（Ａ）によって書込まれる。信号ＴＲＡが“Ｏｏ
である限り、ＦＩＦＯ２０３の書込み動作が行なわれる
。そして一旦ＦＩＦＯ２０３にあるデータワード数のデ
ータブロックを書込み終了すると、ＰＡポートシーケン
サ２０２からＷＴＡ−’０”が送出与されＰＡ５５がデ
ータ入力を受付けられないことを示す。

マイクロプログラム制御ＣＰＵ５１は、ＦＩＦ０２０３
のデータを該マイクロプログラム制御ＣＰＵ５１に対し
て出力可能であることを示すＯＲゴＡ）が“０”である
ことを検知してＩＧＡＴＥゴＸ「−Ｏ″とし、ＦＩＦＯ
２０３のデータを内部データバスＩＤＢＯ−１５上に読
出す、これは、ＰＡポートシーケンサ２０２がＦＩＦＯ
２０３のＯＲ出力とＵＮＣＫ出力とから得られる信号Ｏ
Ｒ・ＵＮＣＫ　（Ａ）によってＰＩＦ０２０３内のデー
タが空になったことを判断し、信号ＯＲ（Ａ）を“１１
とするまで続けられる。

一方、出力モードのときには、マイクロプログラム制御
ＣＰＵ５１がコマンドを“ＦＩＦＯ書込み９に設定する
ためにＣＭＤ　（Ａ）　−’１０１　”としてＣＭＤＬ
ＡＴＣＨ（Ａ）を送出する。ＣＭＤ（Ａ）の最下位ビッ
トＣＭＤ　（Ａ）Ｏは“１”であるので、スリースチー
ドパ７フア２０４ｂ、２０４ｃが機能し、ＰＡポートシ
ーケンサ２０２はマイクロプログラム制御ＣＰυ５１に
対してＩＲ（Ａ）−“１″″を送出する。そして、マイ
クロプログラム制御ＣＰＵ５１はデータバスＩＤＢＯ−
１５上にデータを乗せ、ＷＲゴＸＹ−“ＯｏとしてＦＩ
ＦＯ２０３に書込み動作を所定ワード数繰り返す、これ
が終わると、マイクロプログラム制御ＣＰＵ５１はコマ
ンドを１出力”に設定するためにＣＭＤ　（Ａ）−′″
１１１１としてＣＭＤＬＡＴＣＨ（Ａ）を送出する。こ
れによりＰＡポートシーケンサ２０２は、ＷＴＡ−”　
０″でなければＴＲＡ−“０”として出力を開始し、Ｐ
ＩＦ０２０３のＯＲ出力とＵＮＣＫ出力とによって作ら
れるＯＲ・ＵＮＣＫ　（Ａ）信号によってＰＩＦ０２Ｇ
３が空になることが検知できるまで、信号−「１ズｙｖ
ひコーを送出しながら出力動作を行なう、この時ＷＴＡ
−＠０″ならばＷＴＡ−＠１　”となるまで待った後、
同様の動作を行なう、また転送の途中でＷ下Ｔ−０°と
なった場合には、その期間転送動作が停止される。　　
　　。

以上においては、ハンドシェイクデータ転送について述
べてきたが、この実施例ではディジーチェイン転送を行
なうことにより、モジュール間のデータ転送を行なって
従来より高速なデータ伝送を実現している。以下におい
ては、ディジーチェインデータ転送について説明する。

第９図、第１０図はいずれもディジーチェインデータ転
送に用いられるもので、第９図は第２図に示したコンパ
レータ１１９の機能ブロック図であり、１３１は比較デ
ータレジスタ、１３２はマスクデータレジスタ、１３３
は比較器、１３４はマスク回路、１３５はプルアップ抵
抗である。また第１０図は第２図に示したディジーチェ
インコントローラ１２０の回路ブロック図で、第１０図
（ａ）は負荷分散制御部１２０ａ、第１０回申）はアテ
ンシヨン・ウェイト信号創生部１２０ｂを示したもので
ある０図において、１５１．１５２はフリップフロップ
、１５３はレディランチ、１５４はＡＮＤゲート、１５
５はＮＯＲゲート、１５６はＮＡＮＤゲート、１５７は
オープンコレクタＮＡＮＤゲート、１５８はＢＯＲゲー
ト、１５９はプルアップ抵抗、１６１はアテンシッン数
レジスタ、１６２はダウンカウンタ、１６３はフリップ
フロン７”、１６４はオープンコレクタインバータバッ
ファ、１６５はＮＡＮＤゲート、１６６はＮＯＲゲート
、１６７はＯＲゲート、１６Ｂはインバータ、１６９は
ＥＮＯＲゲート、１７Ｇはプルアップ抵抗である。

この第９図、第１０図についての説明は以下のディジー
チェインの動作説明の中で行なう。

ま゛ず、選択的データ転送を行なうディジーチェインに
ついて説明する。これは予め決めたモジュール５０に対
して所定のデータ又はデータブロックを転送するもので
あって、データ駆動計算機におけるデータ分散の１つの
手段として使用し得るものである。

第１１図は選択的データ転送のディジーチェインの信号
接続を示す図であり、図中、５０ａ〜５０ｆはモジュー
ル＃Ｏ〜＃ａを示している。モジュール＃０はＰＯ５４
を第８図（ト））の′″ＦＩＦＯＦＩＦＯ書込ＳＹ”、
または１出力・ＤＡＩＳＹ”と設定して用いるか、ある
いはＰＢ５６を第８図（Ｃ）の“ＦＩＦＯ書込み１また
は“出力”と設定して用いる。モジュール＃ｎはＰ　１
．５３を第８図（ａ）の“無条件入力”またはＰＡ５５
を第８図（０）の“入力１に設定して用いる。モジュー
ル＃１．モジュール＃２．・・・、モジュール＃ｎ−１
はそれぞれＰＩ３３を第８図（ａ）の１選択的入力／バ
イパス１と設定し、ＰＯ５４を同回申）の“初期化”と
設定して用いる。このように設定することにより、モジ
ュール＃０は出力モジェール、モジュール＃１〜＃ｎは
入力モジュールとなる。

各モジュール５０ａと５０ｂ、５０ｂと５０ｃ１５０ｃ
と５０ｄなどのボートデータバスＤ　Ｑ−１５と転送信
号Ｔ丁、待機要求信号Ｗ下は各ボート間同志で接続され
、またアテンシッン信号ＡＮＴはワイヤードオア構成と
して全モジュールに直結されている。このアテンシッン
信号ＡＮＴは、あるモジュールでＷ〒傷信号発生や消滅
が生じた場合、データ転送系が長くても全部のモジュー
ルにＷ子信号を伝搬させるまでデータ転送系全体に渡っ
て一時的にデータ転送を停止するものである。

転送されるデータは通常１ワードより長いデータブロッ
クを取り扱い、選択的データ転送を行なうディジーチェ
インの場合は、第１ワード目の１６ビツトの部分あるい
は全体を用いて一致判定を行なう。

まず、モジュール＃Ｏからハンドシェイクデータ転送の
出力の場合と同様にＰＩＦＯ１２３にデータを書込む、
モジュール＃１からモジュール＃ｎまでのＰＩ３３のＦ
ＩＦＯ１０３が空とすれば、ＷＴ−”０″となっていな
いので、モジュール＃０が出力すればそのままモジュー
ル＃１のＰＩデデーポート１２５に入力される。このデ
ータはモジュール＃０において、その第１ワード目に予
め決めた、即ち転送先モジュールのアドレス値が与えら
れている。またモジュール＃１からモジュール＃ｎ−１
については、第９図に示しているそれぞれのモジュール
の比較データレジスタ１３１とマスクデータレジスタ１
３２とに、マイクロプログラム制御ｃｐｕｓ　ｔから内
部データバスｔＤＢＯ−１５経由で、信号ＬＣＭＰ、Ｌ
ＭＳＫによって比較データとマスクデータとが格納され
ている。

そしてＰＩデデーが到着した〒■−“Ｏ”となった最初
のクロックにおいて、Ｐ■デデーと比較データレジスタ
１３１に貯えられた比較データとが比較！１１３３によ
って比較され、さらにマスク回路１３４においてマスク
データレジスタ１３２のマスクデータによって不要のビ
ットがマスクされた後、一致信号ＭＣが得られる。そし
てこの一致信号ＭＣによりＰＩポートシーケンサ１０２
において一致か不一致かが判断され、ＰＩデデーポート
１２５に入ったデータブロックをモジュール内に入力す
るか、あるいはバイパスするかの動作が行なわれる。

以上のように、モジュール＃０から送り出されるデータ
ブロックは、データブロックの第１ワードに受取るべき
モジュール５０を決めて出力され、特に受取るモジュー
ル５０がないように第１ワード目を設定をすれば、最後
尾のモジュール＃ｎにデータブロックが送出される。

もし、モジュール＃０からのデータブロックがモジュー
ル＃３で受取られ、続いて同じくデータブロックがモジ
ュール＃３に送出されて、未だモジュール＃ｎ−１のＰ
ＩＦＯ１０３が空になっていない状態においては、モジ
ュール＃３の入力ランチ１０４に第１ワード目がラッチ
され、同時にＷＴＬ−”ｌ’となり、その次のクロック
サイクルでＷＴＬＤ−１１１となり、第１０図中）に示
したアテンシッンウェイト信号創生部１２０ｂにおける
ＮＯＲゲート１６６を経てＷＴＳ−“０”となって、モ
ジュール＃３のｉ機要求信号Ｗ下は“Ｏ”となる、これ
を受けたモジュール＃２のアテンションウェイト創生部
１２０ｂの信号ＷＴＲは＠Ｏ″となる。この時、モジュ
ール＃２のＰＩ３３のコマンドレジスタ（Ｉ）１０１は
′選択的入力／バイパス”たるＣＭＤ　（１）　−’１
１０１’と設定されているため、ＰＩ３３のＯＲゲート
１０９ａによってＤＡＩＳＹ−“ｌ”となり、また丁Ｕ
ＳＹＲ−”　１”であるので、ＮＡＮＤゲート１６５ｄ
の出力は“０１となり、ＮＡＮＤゲート１６５ｔ＋の出
力信号ＷＴＩは′１″となる。

同様に、ＮＡＮＤゲート１６５ｄの出力を受けている信
号ＷＴＳは、インパーク１６８ａ、Ｎ。

Ｒゲート１６６の信号路で“Ｏ″となる。また、ＥＮＯ
Ｒゲート１６９の出力は“０”となり、マイクロプログ
ラム制御ＣＰＵ５１から内部データバスＩＤＢＯ−３を
経て信号ＡＴＮＯ，ＬＡＴＣＨによってアテンションレ
ジスタ１６１に予め記憶されているアテンション数に対
応する数値をダウンカウンタ１６２にプリセットし、ま
たフリップフロップ１６３ａをセントしてＡＴＮ■ｍｏ
”とする、この後ダウンカウンタ１６２からＢＯＲＲｏ
Ｗ出力が出てフリップフロップ１６３ａのクロック入力
に入り、そのＱ出力が“０″となるまで′の期間、ＡＴ
Ｎ−“Ｏ”が持続するものである。

なお、フリップフロップ１６３ｂとＥＮＯＲゲート１６
９は入力される待機要求信号が変化したことを検出する
ための回路で、変化があればＥＮＯＲゲート１６９の出
力が“Ｏ”となる。

このアテンション信号ＡＴＮは、以下の目的で用いられ
ている。即ち、複数個のモジュール５゜を待機要求信号
Ｗ下が伝搬するには、インバータ１６８　ａ、　　１６
８　ｂ、　ＮＡＮＤゲート１６５　ｄ。

ＮＯＲゲート１６６をそれぞれ七ジェール数経由せねば
ならず、ゲート伝搬遅延時間がクロック周期に比して無
視できな（なるため、この伝搬遅延時間一時的にデータ
転送を停止状態とするのに用いられている。

次に、負荷分散的データ転送を行なうディジーチェイン
にういて説明する。これは、同一の処理機能を有するモ
ジュール５０に対して、所定のデータまたはデータブロ
ックを転送するもので、データ分散の１つの手段として
使用し得るものである。

第１２図は、負荷分散的データ転送のディジーチェイン
の信号接続を示す図であり、５０ｇ〜５０Ｅはモジュー
ル＃０〜＃ｎを示している。モジェ）Ｌｔ＃ＱはＰＯ５
４を第８図偽）ノ″ＦＩＦＯ書込み・ＤＡＩ　ＳＹ”ま
たは“出力・ＤＡＩ　ＳＹ”と設定して用いるか、ある
いはＰＢ５６を同図（Ｃ）の″ＦＩＦＯ書込み”または
“出力”として設定して用いる。モジュール＃ｎはＰＩ
３３を第８図（ａ）の“無条件入力”に設定して用いる
。モジュール＃１．＃２．−、＃ｎ−１はそれぞれＰＩ３３を、マイ
クロプログラム制御ＣＰＵ５１内に含まれる演算部（Ａ
　Ｌ　Ｕ）がレディでないときには“負荷分散的入力／
バイパス・ＡＲＤＹ”と設定し、レディのときには“負
荷分散的人力／バイパス・ＡＲＤＹ″と設定して、ＰＯ
５４を第８回申）の“初期化”として設定して用いる。

このように設定することによってモジュール＃０は出力
モジュール、その他のモジュール５０ｈ〜５０Ｉｌは入
力モジュールとなる。

各モジュール５０ｇと５０ｈ、５０ｈと５０１゜５０ｉ
と５０ｊなどのボートデータバスＤ　０−１５　。

壱転送信号下百、待機要求信号Ｗ下は各ポート間同志で
接続され、それ以外のＡＬＵレディ信号τＲＤＹ、ＦＩ
ＦＯ１０３がレディ（空）であることを示すＢＵＦＦＥ
Ｒレディ信号ＢＲＤＹ、及びあるモジュールでデータを
受は取ったときに発生する受取信号ＲＣＶは、いずれの
信号も既に先に述べたＡＴＮ信号と同様、ワイヤードオ
ア構成として、接続される全モジェールに直結されてい
る。

まず、モジュール＃Ｏからの出力については既に選択的
データ転送のディジーチェインで述べたのと同様、ＦＩ
ＦＯ１２３，または２２３に所定のデータまたはデータ
ブロックを書込んだ後出力する。最初はモジュール＃１
．モジュール＃２゜・・・、モジ弄−ル＃ｎのいずれか
のＦＩＦＯ１０３も空であり、ＡＬＵもレディであるの
で、ＡＲＤＹ、ＢＲＤＹとも“０”である、第１０ｔＩ
Ｊ（ａ）に示した負荷分散制御部１２０ａにおいて、ま
ず初期化信号ＩＮＩＴによってＲＤＹラフチ１５３．フ
リップフロップ１５１，１５２が初期化されており、Ｐ
Ｉポートシーケンサ１０２からの入力、信号ＡＲＤＹＬ
、ＢＲＤＹＬがＲＤＹラフチ１５３に常にランチされる
。ＡＲＤＹ、ＢＲＤＹとＲＤＹラッチ１５３の状態が一
致していれば、このモジュール５０が、即ち最も暇なモ
ジュールであるので、最も暇であることを示す信号ｒ　
ＤＬＥＳＴが１１″となる。ここで、モジュール＃０か
らデータブロックが伝搬してきて、ＴＲＲ−“Ｏ”とな
ると、ＰＩポートシーケンサ１０２はＩＤＬＥＳＴ−’
１’″であるので、自らのＦＩＦＯＩＯ３内へそのデー
タブロックを取り込むように機能する。

そしてＲＤＹう７チ１５３は、ｐｒデータボート１２５
にデータブロックが到着するとそのランチ動作を止め、
それ以降状態を変化させず、ディジーチェインを構成す
るいずれかのモジュール５０のＰｒ５３において受取り
を決定したときにＲで■−“０”とする信号を発生して
、再びラッチを行なうように動作する。これはデータブ
ロックがモジュールを転送して行くときに、一旦データ
ブロックの先頭が通過したモジュール５０が信号ＡＲＤ
Ｙ、ＢＲＤＹを変更するように動作しても、そのモジュ
ール５０へ戻ってデータを受取るようなことはできない
ために、データブロックが未だ転送してこないモジュー
ル５０のみＡＲＤＹ、ＢＲＤＹの変更を許すようにした
ものである。そしていずれかのモジュール５０がデータ
ブロックを受取り、ＲＣＶ−’　０”となれば、それ以
降、再び全モジュールのＡＲＤＹ、ＢＲＤＹの変更が許
されるように機能する。

ここで、データブロックの取込みは、モジュール５０の
Ｉ　ＤＬＥＳＴ−“１″であれば良いのであって、ＡＲ
ＤＹＬ−”　Ｌ″、ＢＲＤＹＬ−’０”であっても差し
つかえないことは言うまでもない。

しかし、ＡＲＤＹ−ＢＲＤＹ−“１”のときにデータブ
ロックが転送されてきた場合には、たとえＩＤＬＥＳＴ
−“１″であってもＢＲＤＹＬ−１１′″であってＦＩ
ＦＯ１０３がレディでないのでデータブロックを受取る
ことができない、この場合には、後に接続しているモジ
ュール５０のうちＢＲＤＹ−”０”となったいずれかの
モジュールへデータブロックを転送していく。

第１０図（ａ）に示した負荷分散制御部１２０ａは、デ
ィジーチェイン上に１個のデータブロックが存在するこ
とを許容するのみであって、複数個のデータブロックが
ディジーチェイン上に存在した場合には正常勤外しない
、そこでディジーチェイン上に１データブロツクのみが
存在するように、ディジーチェインの長さを設定するこ
とが必要となる０本実施例の場合、データブロックを１
６ワードで構成しているので、ディジーチェインの長さ
は、ＦＩＦＯ１２３の書込みクロック数を考慮すると２
倍の３２個以上のモジュールの接続が可能であり、実用
上は十分である。

負荷分散的データ転送のディジーチェインの動作は以上
のようであつて、Ｉ　ＤＬＥＳＴ−“１”でモジュール
５０ｇに最も近くてＢＲＤＹＬ−０″のモジ・エール５
０にデータブロックが転送されてい＜、ＡＲＤＹＬの信
号は第８図（ａ）に示すように、マイクロプログラム制
＠ＣＰＵ５１内のＡＬＵの状態に対応して、コマンドに
よって切替えられ、コマンドレジスタ（Ｉ）１０１の出
力ＣＭＤ（Ｉ）０−３をＮＡＮＤゲート１８４で受け、
フリップフロップ１８３でランチして創生される。

次に、一旦分散されたデータまたはデータブロックを各
モジュール５０から収集するためのディジーチェインに
ついて説明する。

第１３図は収集データ転送のためのディジーチェインの
信号接続を示す図であり、図中、５０ｍ〜５０ｒはモジ
ュール＃０〜＃ｎを示している。

モジュール＃０はＰＯ５４を第８図（′ｂ）の“ＦＩＦ
ＯＶ込み・ＤＡＩＳＹ”または“出力・ＤＡＩＳＶ”と
設定して用いるか、あるいはＰＢ５６を同図（０）の“
ＦＩＦＯ＠込み”または１出力”として設定して用いる
。モジュール＃ｎはＰＩ３３を第８図（ａ）の“無条件
入力“またはＰＡ５５の“入力”に設定して用いる。モ
ジュール＃１．　＃２．・・・。

＃ｎ−１は、それぞれＰＩ３３を第８図（ａ）の“無条
件バイパス”と設定し、ＰＯ５４を同図（ｂｌの”ＦＩ
ＦＯ書込み・ＤＡ　Ｉ　ＳＹ″または“出力・ＤＡＩＳ
Ｙ”として設定して用いる。このように設定することに
より、モジュール＃Ｏ〜＃ｎ−１は出力モジュール、モ
ジュール＃ｎは入力モジュールとなる。

各モジュール５０ｍと５Ｏｎ、５０ｎと５００゜５０ｏ
と５０ｐなどのボートデータバスＤ　０−１５と、転送
信号下百、待機要求信号Ｗ下、及びＰ。

５４出力中を示す信号ＢＵＳＹは各ボート間同志で接続
される。ＡＴＮ信号については第１１図。

第１２図で述べたのと同様である。

まず、モジュール＃Ｏの出力については既に選択的並び
に負荷分散的ディジーチェインで述べた。

ただＢＵＳＹ信号を、ＰＯ５４の場合にはＢＵＳＹ百で
、ＰＢ５６の場合にはＢＵＳＹＲＢで受けて、これらの
出力ポート部が出力動作に入らないようにＰＯポートシ
ーケンサ１２２またはＰＢポートシーケンサ２２２がシ
ーケンス設定されている。

例えば、モジュール＃１が出力するときには、そのＰＯ
ポートシーケンサ１２２はその入力たる信号ＴＲＲとＴ
ＲＲＤとをＡＮＤゲート１９３で受けて、ＰＩデータポ
ート１２５．ＰＯデータボート１２６にデータブロック
がないことを確認し、さらにモジュール＃２からのＢＵ
ＳＹ入力、即ち信号ＢＵＳＹＲＡ（’０″でないことを
確認して、信号ＢＵＳＹＳＬを出力し、Ｄフリソブフロ
フプ１０５ｃを経てＢＵＳＹＳを送る。

モジュール＃ｌから＃ｎ−１のいずれの出力モジュール
の動作もこれと同様である。

もし、モジュール＃２が出力するとそのＢＵＳＹ信号は
“Ｏ”となり、モジュール＃１の信号丁ＵＳＹＲが“０
１となって、ＰＯポートシーケンサ１２２の待機要求信
号ＷＴＯはアテンシッンウェイト創生部１２０ｂに示す
ように、ＮＡＮＤゲート１６５ｃを経て“１″となって
その出力が停止させられる。また、このモジュール＃２
の出力中に、モジュール＃ｎからＷＴ■“Ｏ”が発生し
、ＶＴＲ−“Ｏ＠がインバータ１６８ｂ経由でＮＡＮＤ
ゲー）１６５ｄに入ってくると、ＣＭＤ　（Ｉ）−“１
０１Ｘ”であるのでＯＲゲート１０９ａの出力ＤＡＩＳ
Ｙは“１”であり、さらにＮＡＮＤゲート１６５ｄの出
力がモジュール＃ｎ−１，Ｊ＠ｎ−２，・・・、＃２に
おいて“Ｏ”となり、同じくその出力ＷＴＳが“Ｏ”と
なる、しかし、モジュール＃１では、モジュール＃２か
らＢＵＳＹＲ−“０”なる入力を受けるのでＷ〒丁−“
１”となり、ＰＯ５４が出力中のモジュールから上位の
モジュールの間での待機要求はなくなる。従って、上位
において出力を行なったときには、途中で出力している
モジュールのＰＩ３３の入力ラッチｌＯ４までデータブ
ロックを転送してくるようになり、より高速なデータ転
送が可能となる。

以上に述べたディジーチェインは組合せて用いることが
できる。即ち、第１３図の収集データ転送のディジーチ
ェインにおける収集されたデータまたはデータブロック
は、モジュール＃ｎ−１の出力において得られるので、
このモジュール＃ｎ−１の出力を第１１図のモジュール
＃０の代りに使用することによって、収集データ転送の
ディジーチェインと、選択的データ転送のディジーチェ
インとを構成し、収集と選択的データ分散とを効率よ〈
実施することができる。同様に、第１２図の負荷分散的
データ転送のディジーチェインにおいそ使用すれば、収
集と負荷分散的データ転送とを効率良〈実施することが
できる。

このように本実施例装置によれば、人、出力ポート部の
ポートシーケンサに所要の転送機能シーケンス設定を行
なってディジーチェイン転送を行なうようにしたので、
データを複数個のデータ処理モジュールの中で負荷の軽
いものから分散したり、あるいは複数のデータ処理モジ
ュールからの出力データを単一のデータ処理モジュール
に収集したりする場合に、データ伝送の度にアドレス設
定を行なう必要がなく、必要なデータ処理モジュールか
ら他のデータ処理モジュール間のデータ転送を簡単に、
かつ高速に行なうことができる。さらに、アドレスによ
る選択的なデータの分散をも・行なうことができるので
、データ駆動計算機のデータ伝送装置として用いて高速
演算を実現することができる。

ここで、以上の説明において、例えばＡＴＮなどの上の
横線は負論理であることを示しており、信号がローのと
きアクティブであることを示している。

なお、上記実施例ではデータ駆動形計算機のためのデー
タ伝送装置として説明したが、処理モジュール間のデー
タ転送を行なうものであれば、いかなるものにも適用で
きることは言うまでもない。

〔発明の効果〕

以上のように、本発明に係るデータ伝送装置によれば、
該装置を構成する複数のデータ処理モジュールのそれぞ
れに、人、出力ポートと該各ボート部の動作制御を行な
うためのポートシーケンサ及びディジーチェインコント
ローラとを設け、上記ポートシーケンサに所要の転送機
能シーケンスを設定できるようにしたので、複数のデー
タ処理モジュール間において、アドレス設定を行なうこ
となしに負荷分散的データ転送及び収集データ転送を簡
単にかつ高速に行なうことができ、さらに選択的データ
転送をも行なうことができ、本装置をデータ駆動計算機
等に用いて高速演算を実現することができる効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例によるデータ伝送装置に用い
られるデータ処理装置のブロック構成図、第２図は該装
置のパラレル入力ポート（ＰＩ）とパラレル出力ポート
（ＰＯ）の機能ブロック図、第３図は該装置のパラレル
人、出カポ−）　（ＰＡ。ＰＢ）の機能ブロック図、第４図は該装置のＰＩポート
シーケンサの構成図、第５図は該装置のＰＯポートシー
ケンサの構成図、第６図は該装置のＰＡポートシーケン
サの構成図、第７図は該装置のＰＢポートシーケンサの
構成図、第８図は各ポート部のポートコマンドを示す図
、第９図は該装置のコンパレータの機能ブロック図、第
１０図は該装置のディジーチェインコントローラの回路
ブロック図であり、第１０図（ａ）は負荷分散制御部を
示す図、第１０図中）はアテンシヨン・ウェイト信号創
生部を示す図、第１１図は選択的データ転送のためのデ
ィジーチェインの信号接続を示す囚、第１２図は負荷分
散的データ転送のためのディジーチェインの信号接続を
示す図、第１３図は収集データ転送のためのディジーチ
ェインの信号接続を示す図、第１４図は従来のデータ処
理装置間のデータ伝送装置の一例を示す図である。５０・・・データ処理モジュール、５１・・・マイクロ
プログラム制’ｍｃｐｕ＜シーケンス設定手段）、５３
・・・パラレル入力ポート部（ＰＩ）、５４・・・バラ
ｌ、ｐル出力ポート部（ＰＯ）　、５５．５６−・・人
。出力切替可能のパラレル人、出力ボート部（Ｐ　Ａ。ＰＢ）、６２・・・バイパス線路、１０２・・・ＰＩポ
ートシーケンサ、１２２・・・ＰＯポートシーケンサ、
１２７ａ・・・パラレル入力ボート、１２７ｂ・・・パ
ラレル出力ポート、１２７ｃ、１２７ｄ・・・パラレル
入力またはパラレル出力ポート、２０２・・・ＰＡポー
トシーケンサ、２２２・・・ＰＢポートシーケンサ、１
２０・・・ディジーチェインコントローラ、１１９・・
・コンバレー°夕。なお図中同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】

（１）入力データバス及び入力制御線を有する入力ポー
トと、出力データバス及び出力制御線を有する出力ポー
トと、上記入力データバスからの信号を上記出力データ
バスにバイパスするためのバイパス線路と、上記入力制
御線、上記出力制御線及びデイジーチェイン転送制御線
の信号を入力あるいは出力として各々動作するポートシ
ーケンサ及びデイジーチェインコントローラと、上記ポ
ートシーケンサに所要の転送機能シーケンスを設定する
ためのシーケンス設定手段とを有するデータ処理モジュ
ールが複数個縦続接続されてなり、該複数のデータ処理
モジュール間にて、データのデイジーチェイン転送を行
なうことを特徴とするデータ伝送装置。
（２）上記入力ポートの入力制御線、出力ポートの出力
制御線はともに転送期間中を示す信号線と待機要求を示
す信号線とからなるものであり、上記入力ポートは、該
入力ポートへのデータと自ら保持するデータとを比較し
て一致または不一致の信号を出力するコンパレータを有
するものであり、上記シーケンス設定手段は、上記ポー
トシーケンサに選択的データ転送機能シーケンスを設定
するものであり、あるデータ処理モジュールから転送さ
れるデータまたはデータブロックは転送先のデータ処理
モジュールのアドレスデータを含み、各データ処理モジ
ュールが選択的な入力動作あるいはバイパス動作を行な
うことによって、上記転送先のデータ処理モジュールに
上記データまたはデータブロックが転送されるものであ
ることを特徴とする特許請求の範囲第１項記載のデータ
伝送装置。
（３）上記複数のデータ処理モジュールにおいて、第１
のデータ処理モジュールは、そのシーケンス設定手段に
よって出力ポート部が出力動作を行なうようシーケンス
設定されており、該第１のデータ処理モジュールに続く
データ処理モジュールはそのシーケンス設定手段によっ
て入力ポート部が選択的入力動作またはバイパス動作を
行なうように、かつその出力ポート部が動作しないよう
にシーケンス設定されており、末尾のデータ処理モジュ
ールはそのシーケンス設定手段によって入力ポート部が
入力動作を行なうようシーケンス設定されていることを
特徴とする特許請求の範囲第２項記載のデータ伝送装置
。
（４）上記入力ポートの入力制御線、出力ポートの出力
制御線はともに転送期間中を示す信号線と待機要求を示
す信号線とからなるものであり、上記デイジーチェイン
転送制御線は実行中の負荷量を示す信号線と転送される
データまたはデータブロックを受取ったことを示す信号
線とからなるものであり、上記シーケンス設定手段は上
記ポートシーケンサに負荷分散的データ転送機能シーケ
ンスを設定するものであり、各データ処理モジュールが
負荷分散的な入力動作あるいはバイパス動作を行なうこ
とによって、あるデータ処理モジュールからのデータま
たはデータブロックが、上記各データ処理モジュールの
うちの負荷量の小さいモジュールへ負荷分散的に転送さ
れるものであることを特徴とする特許請求の範囲第１項
記載のデータ伝送装置。
（５）上記負荷量を示す信号は、入力ポート部のバッフ
ァメモリあるいはＦＩＦＯが空であるか否かを示す信号
と、そのシーケンス設定手段において内部演算処理中か
否かを示す信号とからなることを特徴とする特許請求の
範囲第４項記載のデータ伝送装置。
（６）上記複数のデータ処理モジュールにおいて、第１
のデータ処理モジュールは、そのシーケンス設定手段に
よって出力ポート部が出力動作を行なうようシーケンス
設定されており、該第１のデータ処理モジュールに続く
データ処理モジュールは、そのシーケンス設定手段によ
って入力ポートが負荷分散的入力動作またはバイパス動
作を行なうように、かつその出力ポート部が動作しない
ようにシーケンス設定されており、末尾のデータ処理モ
ジュールはそのシーケンス設定手段によって入力ポート
部が入力動作を行なうようシーケンス設定されているこ
とを特徴とする特許請求の範囲第４項または第５項記載
のデータ伝送装置。
（７）上記入力ポートの入力制御線、出力ポートの出力
制御線はともに転送期間中を示す信号線、待機要求を示
す信号線、及び上記出力ポートが出力中であることを示
す信号線からなるものであり、上記シーケンス設定手段
は、上記ポートシーケンサに収集データ転送機能シーケ
ンスを設定するものであり、上記各データ処理モジュー
ルがデータまたはデータブロックを出力あるいはバイパ
ス動作することによって、あるデータ処理モジュールに
データまたはデータブロックが収集されるものであるこ
とを特徴とする特許請求の範囲第１項記載のデータ伝送
装置。
（８）上記複数のデータ処理モジュールにおいて、第１
のデータ処理モジュールは、そのシーケンス設定手段に
よって出力ポート部が出力動作を行なうようシーケンス
設定されており、該第１のデータ処理モジュールに続く
データ処理モジュールは、そのシーケンス設定手段によ
って入力ポート部が無条件バイパス動作を行なうように
、かつその出力ポート部が出力動作を行なうようにシー
ケンス設定されており、末尾のデータ処理モジュールは
、そのシーケンス設定手段によって入力ポート部が入力
動作を行なうようシーケンス設定されていることを特徴
とする特許請求の範囲第７項記載のデータ伝送装置。
（９）上記入力ポートの入力制御線、出力ポートの出力
制御線はともに転送期間中を示す信号線、待機要求を示
す信号線、及び上記出力ポートが出力中であることを示
す信号線からなるものであり、上記デイジーチェイン転
送制御線は実行中の負荷量を示す信号線及び転送される
データまたはデータブロックを受取ったことを示す信号
線からなるものであり、上記入力ポートは該入力ポート
へのデータと自ら保持するデータとを比較して一致また
は不一致の信号を出力するコンパレータを有するもので
あり、上記シーケンス設定手段は、上記ポートシーケン
サに収集データ転送、選択的データ転送、あるいは負荷
分散的データ転送の機能シーケンスを設定するものであ
り、上記各データ処理モジュールがデータまたはデータ
ブロックを出力あるいはバイパス動作することによって
、あるデータ処理モジュールにデータまたはデータブロ
ックが収集されるよう上記複数のデータ処理モジュール
間にて収集データ転送デイジーチェインを構成するとと
もに、該収集データ転送デイジーチェインに縦続して、
あるデータ処理モジュールから転送される上記データま
たはデータブロックに転送先データ処理モジュールのア
ドレスを含ませ、かつ各データ処理モジュールに選択的
な入力動作あるいはバイパス動作を行なわせて上記転送
先データ処理モジュールへ上記データまたはデータブロ
ックが選択的に転送されるような選択的データ転送デイ
ジーチェイン、あるいは各データ処理モジュールに負荷
分散的な入力動作あるいはバイパス動作を行なわせて負
荷量の小さいデータ処理モジュールへ上記データまたは
データブロックが負荷分散されるような負荷分散データ
転送デイジーチェインが接続されたものであることを特
徴とする特許請求の範囲第１項記載のデータ伝送装置。
（１０）複数のデータ処理モジュールにおいて、第１の
データ処理モジュールは、そのシーケンス設定手段によ
って出力ポート部が出力動作を行なうようシーケンス設
定されており、該第１のデータ処理モジュールに続く第
１群のデータ処理モジュールは、それぞれそのシーケン
ス設定手段によって入力ポート部が無条件バイパス動作
を行なうように、かつその出力ポート部が出力動作を行
なうようにシーケンス設定されており、該第１群のデー
タ処理モジュールに続く第２群のデータ処理モジュール
は、それぞれそのシーケンス設定手段によって入力ポー
ト部が選択的入力動作またはバイパス動作を行なうよう
に、あるいは負荷分散的入力動作またはバイパス動作を
行なうように、かつその出力ポート部が動作しないよう
にシーケンス設定されており、末尾のデータ処理モジュ
ールはそのシーケンス設定手段によって入力ポート部が
入力動作を行なうようシーケンス設定されていることを
特徴とする特許請求の範囲第９項記載のデータ伝送装置
。
（１１）デイジーチェイン転送制御線の信号は、待機要
求信号が各データ処理モジュールに伝搬するまでの期間
、一時的にデータ転送を停止するための制御信号を含む
ものであることを特徴とする特許請求の範囲第１項ない
し第１０項記載のデータ伝送装置。