SU1587523A2 - Двухканальное устройство дл сопр жени двух электронно-вычислительных машин - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  буферизации сообщений при обмене информацией между двум  электронными вычислительными машинами /ЭВМ/. Цель изобретени  - повышение производительности обмена информацией между ЭВМ. Устройство сопр жени  содержит блок пам ти, две группы элементов ИЛИ, первый и второй каналы, каждый из которых содержит три группы элементов И, четыре элемента И, элемент ИЛИ, элемент задержки, регистр адреса, два компаратора адреса, два триггера, элемент И-НЕ, элемент НЕ, регистр состо ни , блок прерывани , мультиплексор. 1 ил.

Description

Изобретение относитс  к вычислительной технике, может быть использовано дл  буферизации сообщений при обп мене информацией между двум  электронными вычислительными мапшнами и  вл етс  усовершенствованием известного устройства по авт.св. №1180906.

Цель изобретени  - повышение производительности обмена информацией между ЭВМ.

На чертеже дана схема предлагаемого устройства.

Устройство 1 сопр жени  содержит блок 2 пам ти, первую 3 и вторую 4 группы элементов ШШ, первый 5 и второй 6 элементы ИЛИ, первый 7 и второй 8 каналы, ка щый из которых содержит первую 9 и вторую 10 группы элементов И, информационные входы-выходы (линии ) 11 устройства, первый 12, второй 13, третий 14 и четвертый 15 элементы И, элемент ИЛИ 16, входы считывани  17 и записи 18 устройства, элемент 19 задержки, управл ющий выход 20, регистр 21 адреса, первый 22 и второй 23 компараторы адресов, пер 1вый 24 и второй 25 трипперы, тактовый Ьход 26 устройства элемент И-НЕ 27, элемент НЕ 28, третью 29 группу элементов И, мультиплексор 30, регистр 31 состо ни , блок 32 прерывани , вход 33 установки устройства, выход 34 требовани  прерывани  устройства, вход 35 и выход 36 предоставлени  прерывани  устройства. Перва  37 и втора  38 ЭВМ соответственно соединены с каналами 7 и 8.

Блок 2 пам ти представл ет собой оперативное запоминающее устройство емкостью 4-32 К 16-разр дных слов.

Первый компаратор 22 адресов предназначен дл  определени  группы адреСП

00

4j

INJ

сов,. соответствующих адресному полю блока 2 пам ти, вьщел емых программно из общего адресного пространства ЭВМ 37 и 38, и представл ет собой обычную схему компарации двоичного кода в позиционньй. Перйый компаратор 22 адреса может быть выполнен, например, на микросхемах сравнени 

из D-триггеров с входами начальной установки, информационные входы которых  вл ютс  информационными входами регистра 31 состо ни , а тактовые входы , соединенные вместе, и входы установки , соединенные вместе, соответственно тактовым входом и входом установки . Регистр 31 может быть выполнен

niAXl jrZl Al в I JU U.X - VXV V l- b « f м....

типа к 555 СПГ« На первые информацион-ю «а микросхемах типа К 555 ТМ8,К 555

ные входы поступает адрес устройства по линии It устройства. На вторые-входы поступает заданный код, например, с помощью перемычек или выключателей типа ВДМ-1.

Второй компаратор 23 адреса предназначен дл  определени  адреса регистра 31 состо ни  из общего адресного пространства ЭВМ 37 и 38 и предТМ9 и др., представл кщих собой набор D-триггеров с входами установки в О выходных сигналов.

При подаче на входы установки сиг- 15 нала О все D-триггеры переход т в состо ние логических О независимо от состо ний информационных входов.

При переходе входа устаной ки в состо ние логической 1 разрешаетс  заставл ет собой обычную схему компара- 20 в регистр 31 состо ни .

дни двоичного кода в позиционный. Второй компаратор 23 адреса может быть вьтолнен аналогично первому компаратору 22 адресов. При совпадении адреса

D-триггеры запоминают информацию, сто щую на их информационных входах при переходе тактового импульса из состо ни  логического О в состо ние

регистра 31 состо ни  с заданным вы- 25 логической 1 .

ход переходит в состо ние логической

1.

Регистр 21 адреса предназначен дл  хранени  адреса  чейки блока 2 пам ти

Назначение разр дов регистра 31 состо ни  дл  каждого из каналов .7 или 8 следующее: 1 группа и оставшиес  разр ды используютс  дл  организации

в пределах одного цикла обращени  ЭВМ зо Работы ЭВМ 37 и 38 с устройством 1 по

37 или 38 к устройству 1.сопр жени . Регистр 21 адреса состоит из D-триггеров , информационные входы которых  вл ютс  информационными входами регистра 21 адреса,- а тактовые входы, соединенные вместе, тактовым входом, количество D-триггеров регистра 21 адреса определ етс  количеством разр дов двоичного слова ЭВМ 37 или 38, которое обычно равно 16. Регистр 21 адреса может быть выполнен на микро- схемах типа К 155 ТМ5, К 155 та7 и др., представл ющих собой D-триггеры, соЬто ние каждого из которых мен ет35

40

прерьюани м; 2 группа разр дов используетс  дл  передачи сообщени  от одной ЭВМ другой, причем, разр д разрешени  прерьшани  1 группы устанавливаетс  в 1 ЭВМ 37 или 38 дл  разрешени  работы по прерыванию и передачи адреса вектора прерьшани  блока 32 прерьшани  соответственно канала 7 или 8; разр д готовности канала 7 или 8 группы 1 устанавливаетс  в 1 дл  выработки устройством 1 сигнала требовани  прерьшани  соответственно в ЭВМ 37 или 38 (самопрерывание, например , при проверке работы блока 32

с  в соответствии с состо нием инфор- 45 Р РЫвани ); оставшийс  разр д Р азре- мационного входа, когда тактовый вход шени  работы устанавливаетс  в 1

ЭВМ 37 или 38 дл  вьфаботки устройст - вом 1 сигнала требовани  прерьюани 

находитс  в состо нии логической 1

а при переходе тактового импульса в

О каждый

состо ние логического

соответственно в ЭВМ 38 или 37

л ЧУЛ П Г ЬС , ЛГА vy ,-.,- :

D-триггер. запоминает записанную в нём Q (встречное прерьшание, например, при

..ь-.г - ..4 fi f f fimr TTTfct ч KM tf Trn

информацию и состо ние его остаетс  неизменным Независимо от состо ни  .информационного входа.

Триггеры 24 и 25 представл ют сопередаче сообщени  от одной ЭВМ к другой ) .

Считывание информации с регистров 31 состо ни  происходит в каждом каJt ,Lfim Л- в в л.л-г - .,---f,. бой D-триггеры аналогично триггерам , нале через четвертую группу 30 элемен- регистра 21 адреса.iтов И. Количество элементов определ Регистры 31 состо ни  предназначе- етс  разр дностью двоичного слова ны дл  обмена сообщени ми между ЭВМ ЭВМ 37 и 38. 37 и 38. Регистр 31 состо ни  состоит

из D-триггеров с входами начальной установки, информационные входы которых  вл ютс  информационными входами регистра 31 состо ни , а тактовые входы , соединенные вместе, и входы установки , соединенные вместе, соответственно тактовым входом и входом установки . Регистр 31 может быть выполнен

...

«а микросхемах типа К 555 ТМ8,К 555

ТМ9 и др., представл кщих собой набор D-триггеров с входами установки в О выходных сигналов.

При подаче на входы установки сиг- нала О все D-триггеры переход т в состо ние логических О независимо от состо ний информационных входов.

При переходе входа устаной ки в состо ние логической 1 разрешаетс  в регистр 31 состо ни .

D-триггеры запоминают информацию, сто щую на их информационных входах при переходе тактового импульса из состо ни  логического О в состо ние

логической 1 .

Назначение разр дов регистра 31 состо ни  дл  каждого из каналов .7 или 8 следующее: 1 группа и оставшиес  разр ды используютс  дл  организации

Работы ЭВМ 37 и 38 с устройством 1 по

прерьюани м; 2 группа разр дов используетс  дл  передачи сообщени  от одной ЭВМ другой, причем, разр д разрешени  прерьшани  1 группы устанавливаетс  в 1 ЭВМ 37 или 38 дл  разрешени  работы по прерыванию и передачи адреса вектора прерьшани  блока 32 прерьшани  соответственно канала 7 или 8; разр д готовности канала 7 или 8 группы 1 устанавливаетс  в 1 дл  выработки устройством 1 сигнала требовани  прерьшани  соответственно в ЭВМ 37 или 38 (самопрерывание, например , при проверке работы блока 32

соответственно в ЭВМ 38 или 37

(встречное прерьшание, например, при

- ..4 fi f f fimr TTTfct ч KM tf Trn

передаче сообщени  от одной ЭВМ к другой ) .

Считывание информации с регистров 31 состо ни  происходит в каждом ка- .,---f,. Таким образом, дл  казкдой из ЭВМ 37 или 38 все разр ды соответствующего регистра 31 состо ни  канала 7 или 8 доступны по записи, при считывании - доступны разр ды 1 группы, оставшийс  разр д соответствующего регистра 31 состо ни  канала 7 или 8, разр ды 2 группы регистра 31 состо ни  другого

мычках. Тогда заданный с помощью пере ключател.ей (или перемычек) адрес Bei6 тора прерывани  по сигналу разрешени  передачи адреса вектора прерывани  пе редаетс  с информационных выходов бло ка 32 прерывани  в ЭВМ.

Выполнение схем задани  адресов компаратора 22,23 адресов и адреса

канала (соответственно, 8 или 7) и ос-ю вектора прерывани  с применением петавшийс  разр д регистра 31 состо ни  другого канала как готовность другого канала (собтветственно, 8 или 7).

Блок 32 прерывани  в. каждом канале устройства 1 позвол ет организовать работу по прерывани м с соответствующей ЭВМ и обеспечивает вьфаботку сигнала требовани  прерывани  (ТПР), прием и передачу сигнала предо- , ставлени  прерывани  (ППР), формирование и передачу адреса вектора прерьшани . Блок прерьшани  может быть вьшолнен на микросхемах серии К 555.

15

20

реключателей (или перемычек) расшир ет возможности применени  устройства 1 дл  св зи двух или более ЭВМ. По сигналу установки триггеры ТПР и ППР блока 32 прерьшани  устанавливаютс  в . Таким образом, в начальном состо нии логика прерывани  подготовлена к вьфаботке сигнала ТПР по сигналам разрешени  прерывани  и готовности одного из каналов, сигнал ППР в начальном состо нии пропускаетс  с входа блока 32 прерывани  на выход

Кажда  из групп 9,10,29 и 3,4 пред 25 ставл ет собой соответственно набор отдельных элементов И и ШШ, имеющих по два входа каждый. Количество соответствующих элементов в группе опреде л етс  количеством разр дов двоичного слова ЭВМ. Как адрес, так и данные передаютс  по одним и тем же шинам линии 11,  вл ютс  двунаправленными, что обеспечиваетс  канальными приемопередатчиками ЭВМ. Это означает, что по одним и тем же шинам информаци  может как приниматьс , так и передаватьс  ЭВМ относительно одного и того же устройства.

Основными элементами  вл ютс  триггеры ТИР и НИР, которые можно выполнить на микросхемах К 555 ТМ2, Работа блока 32 прерьшани  разрешена при 1 на входе разрешени  прерьшани . Если на любом из входов готовности блока 32 прерьшани  присутствует логическа  1, то она через элемент ИЛИ, объедин  сь по И с сигналом разрешени  прерывани  устанавливает в t триггер ТПР, тем самым формируетс  сигнал ТИР на выходе 34 устройства 1. Однако , если сигналы готовности будут сброшены, то сигнал ТИР на выходе 34 устройства 1 снимаетс . ЭВМ, получив сигнал ТИР, вырабатьшает сигнал счи- тьшани  и ИПР, поступающие на соответ ствунлцие входы считьтани  и предоставлени  прерьшани  блоку 32 прерьшани . Ио сигналу считывани  при уело- ВИИ, что ТПР находитс  в 1, устанавливаетс  в О триггер ПИР, тем самым запрещаетс  прохождение сигнала ППР через блок 32 прерывани  с входа 35 на выход 36 устройства 1. С друго- го плеча триггера ИПР формируетс  сигнал разрешени  передачи адреса вектора прерьшани , по которому: сбрасываетс  триггер ТПР, формируетс  адрес вектора прерывани .

Схему формировани  адреса вектора прерывани  блока 32 прерьшани  можно выполнить, например, на элементах И и переключател х типа ВДМ-1 или пере

мычках. Тогда заданный с помощью пере- ключател.ей (или перемычек) адрес тора прерывани  по сигналу разрешени  передачи адреса вектора прерывани  передаетс  с информационных выходов блока 32 прерывани  в ЭВМ.

Выполнение схем задани  адресов компаратора 22,23 адресов и адреса

вектора прерывани  с применением пе

реключателей (или перемычек) расшир ет возможности применени  устройства 1 дл  св зи двух или более ЭВМ. По сигналу установки триггеры ТПР и ППР блока 32 прерьшани  устанавливаютс  в . Таким образом, в начальном состо нии логика прерывани  подготовлена к вьфаботке сигнала ТПР по сигналам разрешени  прерывани  и готовности одного из каналов, сигнал ППР в начальном состо нии пропускаетс  с входа блока 32 прерывани  на выход.

Кажда  из групп 9,10,29 и 3,4 пред- ставл ет собой соответственно набор отдельных элементов И и ШШ, имеющих по два входа каждый. Количество соответствующих элементов в группе определ етс  количеством разр дов двоичного слова ЭВМ. Как адрес, так и данные передаютс  по одним и тем же шинам линии 11,  вл ютс  двунаправленными, что обеспечиваетс  канальными приемопередатчиками ЭВМ. Это означает, что по одним и тем же шинам информаци  может как приниматьс , так и передаватьс  ЭВМ относительно одного и того же устройства.

ЭВМ 37 и 38 представл ют собой микроэвм, например, типа Электроника -60.

Функции синхронизации при передаче адреса и приеме-передаче данных выполн ют сигналы управлени , поступающие от ЭВМ на входы 17,18,26.

Сигнал синхронизации на вход 26 устройства 1 вырабатываетс  ЭВМ. Передний отрицательный фронт этого сигнала означает, что адрес находитс  на линии 11. Сигнал на входе 26 сохран ет активный уровень до окончани  цикла обращени  ЭВМ к устройству 1.

I

Сигнал Ввод вырабатываетс  ЭВМ, поступает на вход 17 во врем  действи  сигнала на входе 26 и означает .что ЭВМ готова прин ть данные от блока 2 пам ти или регистра 31 состо ни  при операции Считьшание.

Сигнал Вывод вырабатьшаетс  ЭВМ, поступает на вход 18 во врем  действи  сигнала на входе 26 и означает, что на линии 11 помещены.данные рт  записи в блок 2 пам ти или регистра 31 состо ни  при операции Запись.

Сигнал на выходе 20 формируетс  пу «О информацией с блокйм 2 пам ти, то со

тем подачи сигналов Ввод или Вывод на элемент 9 задержки и инфор- мируеу ЭВМ о том, что данные установлены или прин ты с линии 11 устройст- вон. Длительность определ етс  време- 15 ствующего канала нем обращени  к блоку 2 пам ти (врем  обращени  к регистру 31 состо ни  меньше времени обращени  к блоку 2 пам ти), поскольку наличие сигнала на выходе 20 сигнализирует о завершении 20 операции ввода-вывода. Элемент задержки может быть выполнен на микросхемах серии К 555.

. Цри включении питани  или программно ЭВМ вырабатьшает сигнал Сброс, чтобы вьшолнить начальную установку всех устройств, подключенных к ЭВМ. По сигналу Сброс, поступающему на вход 33 устройства 1, происходит начальна  установка регистра 31 состо ни  и блока 32 прерывани .

Устройство работает следующим образом .

стороны другой ЭВМ в это же врем  (од новременно) возможен обмен с регистром 31 состо ни  или передача адреса вектора прерывани  блока 32 соответОбращение ЭВМ 37 и 38 к регистрам 31 состо ни  устройства 1 может проходить одновременно. Рассмотрим в качестве примера циклы Вывод, Ввод при обращении к регистру 31 состо ни .

25

30

ЭВМ 37 или 38 в адресной части цик ла Вьшод передает по линии 11 адреса регистра 31 состо ни . На-входе 26 присутствует высокий потенциал 1 Второй компаратор 23 адреса компари- рует адрес и в случае совпадени  его с адресом регистра 31 состо ни  сигнал логической 1 с выхода компарато ра 23 адреса устанавливает в 1 триг гер 25.

При включении питани  любой из ЭВМ 37 или 38 вырабатьгоаетс  сигнал Сброс, который уровнем логического О устанавливает в начальное состо ние регистр 31 состо ни  и блок 32 прерывани  соответствуюпцего;. канала 7 или В. После перехода сигнала начальной установки в состо ние логической 1 ЭВМ 37 или 38 может выполн ть операции обмена. I

Обмен информацией между ЭВМ 37 или 38 и устройством 1 сопр жени  происходит циклами Ввод или Вывод. Выдача адреса вектора прерывани  блоком прерьшани  32 канала 7 или 8 происходит соответственно при прерьшании программы ЭВМ 37 или 38.

Со стороны ЭВМ 37 обмен осуществл етс  с регистром 31 состо ни , блоком 32 прерывани  канала 7, блоком. 2 пам ти устройства 1, со стороны ЭВМ 38 - с регистром 31 состо ни , блоком 32 прерывани  канала 8, блоком 2 пам ти .

Так как в каждый канал устройства 1 введены блок 32 прерывани  и регистр 31 состо ни  и доступ к ним не зависит от доступа к блоку 2 пам ти, то обмен информацией ЭВМ 37 и 38 с указанными узлами устройства 1 может проходить одновременно (параллельно). Кроме того , если одна из ЭВМ обмениваетс 

информацией с блокйм 2 пам ти, то со

ствующего канала

стороны другой ЭВМ в это же врем  (одновременно ) возможен обмен с регистром 31 состо ни  или передача адреса вектора прерывани  блока 32 соответтвующего канала

Обращение ЭВМ 37 и 38 к регистрам 31 состо ни  устройства 1 может проходить одновременно. Рассмотрим в качестве примера циклы Вывод, Ввод при обращении к регистру 31 состо ни .

ЭВМ 37 или 38 в адресной части цикла Вьшод передает по линии 11 адреса регистра 31 состо ни . На-входе 26 присутствует высокий потенциал 1. Второй компаратор 23 адреса компари- рует адрес и в случае совпадени  его с адресом регистра 31 состо ни  сигнал логической 1 с выхода компаратора 23 адреса устанавливает в 1 триггер 25.

С некоторой задержкой после уста- новки адреса ЭВМ 37 или 38 устанавливает на входе 26 сигнал О, триггер .25 запоминает записанную в нем информацию . .

После адресной части ЭВМ 37 или 38 помещает на линии 11 данные, которые необходимо записать в регистр 31 состо ни , после чего устанавливает на входе 18 сигнал Вывод. Так как

на втором входе элемента И 15 присутствует 1, то сигнал Вьшод через элемент И 15 поступает на тактовый вход регистра 31 состо ни . По переднему фронту сигнала Вывод происходит запись в регистр 31 состо ни . Одновременно сигнал Вывод через, элемент ИЛИ 16 поступает на элемент 19 задержки, с выхода которого через поступает по управл ющему выходу 20 в ЭВМ 37 или 38, в результате чего сигнал Вьшод устанавливаетс  в О, снимаютс  данные с линии 11 и устанавливаетс  высокий уровень 1 на входе 26.

Операци  считьшани  регистра 31 состо ни  происходит аналогично операции записи. Считывание информации в ЭВМ 37 и 38 происходит в цикле Ввод через мультиплексор 30 по линии 11.

Таким образом, при записи посредством регистра 31 состо ни  ЭВМ передает сообщение или подготавливает блок 32 прерьшани  к работе по прерьтани м при считьшании ЭВМ получает сообщение от другой ЭВМ либо контролирует готовность блока 32 прерьшани  к работе по прерывани м.

Работу устройства 1 по прерывани м рассмотрим на примере работы блока 32 прерывани  канала 7. Если прерьта- ние разрешено, то на входе разрешени  прерьшани  блока 32 присутствует 1 с выхода 1 группы регистра 31 состо ни  .

Если ЭВМ 38 готова к обмену с ЭВМ 37 по прерывани м, то она устай вли- вает оставшийс  разр д регистра 31 состо ни  канала 8 в 1. При по в- .лении 1 на входе 8 готовности канала на выходе ТПР блока 32 прерывани  устанавливаетс  1, Сигнал ТПР с вы- |хода 34 устройства 1 поступает в ЭВМ 37. ЭВМ 37, получив сигнал ТПР, устанавливает сигналы Ввод и через некоторое врем  ППР7 С входа 17 устройства Ввод поступает через вход считывани  логики прерьшани  и запрещает передачу сигнала Ш1Р с входа 35 через блок 32 на выход 36 устройства,1. Формируетс  сигнал разрешени  передачи адреса вектора прерывани , пр кото

с тО м, е в15

м -   - 30 о35 з 58752310

Прерьгоание в ЭВМ 38 происходит аналогично прерыванию в ЭВМ 37. Таким образом, синхронизаци  работы двух ЭВМ при работе с устройством 1 при обмене сообщени ми происходит по готовност м посредством регистров 31 состо ни  или прерьтани м посредством регистров 31 состо ни  и блока 32.

Дл  понимани  работы ЭВМ 37 и 38 с блоком 2 пам ти устройства 1 рассмотрим в качестве примера циклы Вывод и Ввод дл  ЭВМ 37 и цикл Вы дл  .

20

25

вод

-ЭВМ 37 в адресной части цикла Вывод передает по линии 11 адрес  чейки блока 2 пам ти, в которую необходимо записать информацию. На входе 26 при этом присутствует потенциал 1, который поступает на тактовые входы триггера 24 и 25 и регистра 21 адреса канала 7. В регистр 21 адреса производитс  запись адреса.

Первый компаратор 22 адреса компа- рирует адрес и в случае принадлежности его адресному полю блока 2 пам ти подает сигнал на информационный вход первого триггера 24, который устанавливаетс  в 1. Сигнал с выхода первого триггера 24 поступает на п ервый вход элемента И-НЕ 27, на втором входе которого присутствует высокий потенциал 1 с выхода элемента И-НЕ 21 канала 8, и вызьшает на его выходе по вление сигнала О. На выходе элемента НЕ 28 по вл етс  разрешающий сигнал 1, который поступает на вторые входы элементов 9,10,12,13,29.

С некоторой задержкой после уста

рому устанавливаетс  сигнал ТПР в О 40 новки адреса ЭВМ 37 устанавливает на

и адрес вектора прерывани  с выходов блока 32 прерьшани  по линии 11 поступает в ЭВМ 37. Сигнал разрешени  передачи адреса вектора прерывани  с выхода блока 32 через элемент ИЛИ 16 поступает на элемент 19 задержки, с выхода которого через врем  tj, поступает по н.1ходу 20 в ЭВМ 37, в результате чего сигналы Ввод и ППР уставходе 26 сигнал О, регистр 21 адре са и триггер 24 при этом запоминают записанную в них информацию.

Спуст  некоторое врем  после уста 45 новки адреса первой ЭВМ 37 втора  ЭВМ 38 также начинает выполн ть цикл Вывод - помещает адрес на линии 11 канала 8. Компарирование адреса перв компаратором 22 адреса, установка

навливаютс  в О, прекращаетс  пере- 50 триггера 24 в 1 и запись адреса в

дача вектора прерывани  и устанавливаетс  в О сигнал на выходе 20. Спеду юща  процедура прерьгеани  возможна после сн ти  и нового по влени  1 на входе готовности канала 8.

Прерьшание по готовности канала 7 с выхода 1 группы регистра 31 состо  ни  канала 7 происходит аналогично прерьтанию по готовности канала 8.

входе 26 сигнал О, регистр 21 адреса и триггер 24 при этом запоминают записанную в них информацию.

Спуст  некоторое врем  после уста- новки адреса первой ЭВМ 37 втора  ЭВМ 38 также начинает выполн ть цикл Вывод - помещает адрес на линии 11 канала 8. Компарирование адреса первым компаратором 22 адреса, установка

регистр 21 адреса канала 8 происход т аналогично описанному дл  канала 7. Однако разрешающий сигнал на выходе элемента И-НЕ 27 не по вл етс , пос- КОЛЬКУ элемент И-НЕ 27 блокируетс  по второму входу сигналом О с выхода элемента И-НЕ 27 канала 7. После установки ЭВМ 38 адреса на входе 26 nor  вл етс  сигнал О, что приводит к

запоминанию записанной информации в регистре 21 адреса и триггере 24 канала 8.

После адресной части ЭВМ 37, а с некоторой задержкой и ЭВМ 38 помещают на линии 11 данные,которые необходимо записать в блок 2 пам ти, после чего на лини х 18 по вл ютс  сигналы Вывод.Так как на втором входе эле- мента И 13 канала 7 присутствует сигнал 1, то сигнал Вьшод через -элемент ИЛИ 6 поступает на управл ющий вход блока 2 пам ти Запись. При этом на адресных и информационных вхо дах блока 2 пам ти присутствуют соответственно адрес с вьпсодов элементов И 29 через элементы ИЛИ 4 и данные с выходов элементов И 9 через элементы ИЛИ 3. Следовательно, происходит one- раци  записи вьщанных ЭВМ 37 данных по необходимому адресу. Одновременно сигнал Вывод с элемента И 13 через элемент ИЛИ 16 поступает на элемент 19 задержки, с выхода которого через врем  ti поступает с выхода 20 устройства 1 в ЭВМ 37, в результате чего сигнал Вьшод устанавливаетс  в О, снимаютс  данные с линии 11 и устанавливаетс  высокий уровень 1 на входе 26. В это врем  сигнал Вывод на входе 18 канала 8 никаких действий не производит, так как он блокируетс  элементом И 13, на втором входе которого присутствует сиг нал О с выхода элемента НЕ 28.

Как только на входе 26 канала 7 утановитс  сигнал 1, триггер 24 и регистр 21 адреса устанавливаютс  в О, поскольку на линии 11 информа- ци  отсутствует На выходе элемента И-НЕ 27 по вл етс  сигнал 1, на выходе НЕ 28 - О, на выходах элемента И-НЕ 27 и элемента НЕ 28 канала 8 соответственно О и 1. Сигна с выхода элемента НЕ 28 поступает на вторые входы элементов И 9, 10, 12, 13, 29 канала 8. Аналогично каналу 7 сигнал Вьшод с входа 18 через .элемент ИЛИ 6 поступает на управл ю- щий вход блока 2 пам ти Запись, призвод  операцию записи, и через элемент ИЛИ 16 на элемент 19 задержки. Завершение цикла Вывод дп  ЭВМ 38 происходит аналогично описанному дл

ЭВМ 37.

; Если во врем  операции записи даных , выполн ющейс  со стороны ЭВМ 38, ЭВМ 37 начинает выполн ть цикл

Ввод, помеща  адрес на линии 11, происходит заполнение адреса в регистре 21 адреса, установка триггера 24 и по вление 1 на входе 17. Данное состо ние сохран етс  до момента установлени  триггера 24 канала 8 после окончани  цикла Вывод в состо ние О, что приводит к разбло- кированию элемента И-НЕ 27 канала 7 и, как следствие, к по влению сигнала 1 на выходе элемента НЕ 28. Сигнал Ввод через элемент И 12 поступает на управл ющий вход блока 2 пам ти Считьюание, производ  считьша- ние информации из блока 2 пам ти по заданному адресу, и через элемент ИЛИ 16 и элемент 19 задержки на выход 20, инцииру  тем самым завершение цикла Ввод со стороны ЭВМ 37.

В случае одновременного обращени  ЭВМ 37 и 38 к устройству 1 сопр жени  т.е. одновременного помещени  адреса на линии 11, происходит по вление 1 на входах элементов И-НЕ 27, запомина ние . адресов в регистрах 21 адресов и присутствие сигналов Ввод или. Вывод на одном из входов 17 или 18 каналов 7 и 8.

Так как элементы И-НЕ 27 с их взаимными св з ми представл ют собой RS-триггер, то одновременное поступление на их первые входы сигналов 1 приводит к неопределенному (непредсказуемому ) состо нию выходов элемен- тбв И-НЕ 27. Однако это состо ние будет одним из двух: на рыходе элемента И-НЕ 27 канала 7 присутствует О, а на выходе элемента И-НЕ 27 канала 8 1, или наоборот. Таким образом, работа устройства 1 сопр жени  в дальнейшем происходит аналогично работе, описанной дл  режима последовательного обращени  ЭВМ 37 и 38 к устройству 1 сопр жени 

ЭВМ во врем  работы обмениваютс  как массивами информации, так и отдельными сообщени ми-управл ющего характера . В основном изобретении весь обмен информацией между двум  ЭВМ происходит через общую пам ть. Функции синхронизации работы двух ЭВМ при одновременном обращении к устройству выполн ютс  посредством семафора, расположенного в области пам ти. Это усложн ет работу с устройством, так как дл  синхронизации работы двух ЭВМ необходимо посто нно или периодически вести опрос семафора, что ведет к снижению производительности двух ЭВМ. Кроме этого, при одновременном обращении двух ЭВМ к пам ти снижаетс  быстродействие обмена: цикл обмена одной ЭВМ с устройством увеличиваетс  в 1- 1,5 раза, а так как семафор расположе в области пам ти, то быстродействие . устройства зависит от частоты опроса семафора, следовательно, быстродейст- вие устройства при обращении к пам ти снижаетс  в 1-1,5 раза.

В предлагаемом устройстве в аналогичных случа х обмена информацией между двум  ЭВМ имеетс  возможность организовать: обмен информацией через общую пам ть устройства; обмен сообщени ми посредством регистров состо ни  синхронизацию работы двух ЭВМ посредством встречных прерьюаний и регист- ров состо ни .

Кроме этого, имеетс  возможность самопрерывани  в каждом канале устройства , например, с целью проверки работы блока прерывани .

Существенными отличи ми предлагаемого двухканального устройства сопр жени  двух электронно-вычислительных машин от известного  вл ютс : введение в каждый канал устройства регист- ра состо ни  и четвертой группы элементов И, а также в каждом канале соответственное соединение входов регистра состо ни  и выходов четвертой группы элементов И с информационными входами-выходами устройства, соединение второй группы выходов регистра состо ни  с первыми входами соответствующих элементов И четвертой- группы другого канала, что позвол ет произво дить обмен сообщени ми между двум  ЭВМ посредством регистров состо ни  устройства; введение в каждый канал устройства логики прерьшани , а также в каждом канале соответственное со единение выходов логики прерывани  с информационными входами-выходами уст ройства, соответственное соединение первой группы выходов регистра состо ни  с входами готовности данного ка- нала и разрешени  прерывани  логики прерьшани  и с первыми входами соответствующих элементов И четвертой группы, соединение оставшегос  выхода регистра состо ни  с первым входом со ответствующего элемента И четвертой группы, с входом готовности данного канала логики прерывани  другого канала и с первым входом соответствующего элемента И четвертой группы друго го канала, что позвол ет организоватв .работу двух ЭВМ в реальном масштабе времени по прерывани м.

Claims (1)

1. Формула изобретени 

   Двухканальное устройство дл  сопр жени  двух электронно-вычислительных машин по авт.св. № 1180906, о т-; личающеес  тем, что, с целью повьшени  производительности обмена информацией между ЭВМ, в каждый канал устройства введены второй компаратор адреса, второй триггер, регистр состо ни , мультиплексор, блок прерывани , третий и четвертый элементы И, при этом в каждом канале информационные входы второго компаратора адреса, информационные входы регистра состо ни , выходы мультиш1ек- сора, информационные выходы блока прерьшани  подсоединены к информационным входам-выходам устройства, выход второго компаратора адреса соединен с D-входом второго триггера, синхро- вход которого подключен к синхровходу регистра адреса, третий и четвертый входы элемента ИЛИ соединены -соответственно с выходами третьего и четвертого элементов И, выход второго триггера соединен с первыми входами третьего и четвертого элементов И, вторые входы которых  вл ютс  соответственно входами чтени  и записи устройства , вторые входы элементов И четвертой группы и тактовый вход регистра состо ни  соединены соответственно с выходами третьего и четвертого элементов И, вход установки регистра состо ни  соединен с входом установки блока прерьшаний и  вл етс  входом начальной установки устройства, выходы требовани  прерьшани  и предоставлени  прерывани  блока прерываний  вл ютс  соответственно одноименными выходами устройства, а ;входы чтени  и предоставлени  прерывани  блока прерьшаний  вл ютс  одноименными входами устройства, выход разрешени  передачи адреса вектора прерывани  блока прерывани  соединен с п тым входом элемента ИЛИ, выходы разр да готовности данного канала и разрешени  прерывани  регистра состо ни  соединены с информационными входами блока прерываний и с первым информационным входом мультиплексора, первый управл ющий

   вход которого соединен с выходом стар- мультиплексора другого канала, инфор- шего разр да регистра состо ни , син- мационные выходы регистра состо ни  ровходом блока прерываний другого ка- соединены с вторым информационным вхонала и с вторьм. управл ющим входом К

   (

   Редактор С. Патрушева

   Составитель А. Засорин

   Техред Л.Сердюкова Корректор н. Ревска 

   Заказ 2421

   .Тираж 566

   ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   дом мультиплексора другого канала.

   Подписное