SU1490678A1 - Устройство управлени двухпортовой пам тью - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  организации двухпроцессорных систем. Цель изобретени  - уменьшение времени доступа к пам ти. Устройство содержит элементы И 27, 28, элементы НЕ 29, 30, элементы И 31, 32, элемент НЕ 33, элементы И 34, 35, триггер 36 арбитража, элемент ИЛИ 37, коммутаторы 38, 39, элемент НЕ 40, триггеры готовности 41, 42, триггер 43 выбора порта, элементы И 44-47, элементы НЕ 48, 49, триггер 50 синхронизации, элементы НЕ 51, 52, элементы И 53, 54, элементы НЕ 55, 56. 3 ИЛ.

Description

4; со

о а:

00

.2

Изобретение относитс  к вычислительной технике и предназначено дл  организации двухпроцессорных систем .

Цель изобретени  - уменьшение времени доступа к пам ти.

На фиг.1 приведена структурна  схема двухпроцессорной системы с двухпортовой пам тью; на фиг,2 - структурна  схема устройства управлени  двухпортовой пам тью;на фиг.З временные диаграммы работы устройства управлени .

Система содержит первое запоминающее устройство 1, первое оперативное запоминающее устройство 2, программируемый таймер 3, программируемый контроллер 4 прерываний, клавиатуру 5, программируемый контроллер 6 диспле  и клавиатуры, формирователь 7 адреса, первый дешифратор 8 адреса, первое программируемое устройство 9 ввода-вывода, второе программируемое устройство 10 ввода-вывода , дисплей 11, первый микропроцессор 12, первый системный контроллер 13, первый мультиплексор 14 шины данных, устройство 15 синхронизации , регистр 16 готовности, устройство 17 управлени  двухпортовой пам тью, третье оперативное запоминающее устройство 18, мультиплексор 19 шины адреса, второй микропроцессор 20, второй системный контроллер 21, второй мультиплексор 22 шины данных, второй дешифратор 23 адреса второе запоминающее устройство 25 и устройство 26 последовательного ввода-вывода.

Устройство управлени  двухпортовой пам тью (фиг.2) содержит первый и второй элементы И 27 и 28,первый и второй элементы НЕ 29 и 30 , третий и четвертьй элементы И 31 и 32, третий элемент НЕ 33, п тый и шестой элементы И 34 и 35, триггер 36 арбитража , элемент ИЛИ 37, первый и второй коммутаторы 38 и 39, элемент НЕ 40, первый и второй триггеры 4 1 и 42 готовности, триггер 43 выбора порта, седьмой-дес тый элементы И 44-47, п тый и шестой элементы НЕ 48 и 49, триггер 50 синхронизации , седьмой и восьмой элементы НЕ 51 и 52, одиннадцатый и двенадцатый элементы И 53 и 54, дев тый и дес тый элементы НЕ 55 и 56.

Устройство работает следующим образом.

При включении системы сигнал на- чальной установки от устройства синхронизации через элементы И 34 и 35 поступает на R-входы триггеров 41 и

42и устанавливает их в нулевое состо ние . На выходах элементов НЕ 51

O и 52 формируютс  сигналы готовности высокого логического уровн , разрешающие работу микропроцессоров системы.

При отсутствии запросов на обраще5 ние к пам ти D-триггеры 43 и 50 устанавливаютс  в единичное состо ние по S-входу сигналом с выхода коммутатора 38, сигнал с пр мого выхода D-триггера 43 разрешает прием запро0 сов по 1- и К-входам в 1К-триг- гер 36.

При поступлении одного из запросов на обращение к пам ти на выходе элемента И 31 или 32 (фиг.З) форми5 руетс  высокий логический уровень, который устанавливает в единичное состо ние соответствующей D-триггер 41 или 42.

Передним фронтом тактового сигна0 ла системы 1К-триггер 36 устанавливаетс  в исходное состо ние,соответствующее направлению обслуживани  микропроцессора, вьщавшего запрос .

J Выходными сигналами триггера 36 переключаютс  коммутаторы 38 и 39, а также мультиплексор шины адресов системы сигналом Направление. Высокий логический уровень с элемен0 та И 31 или 32 поступает через коммутатор 38 на S-входы D-триггеров

43и 50-, разреша  их переключение. Одновременно при приходе запроса на выходе элемента ИЛИ 37 формируетс 

5 низкий логический уровень, поступающий на D-вход триггера 43. Задним фронтом сигнала тактовой частоты системы D-триггер 43 устанавливаетс  в нулевое состо ние, сигнал с его пр мого выхода запрещает дальнейшие переключени  1К-триггера 36. Высокий логический уровень с инверсного выхода триггера 43 поступает на элементы И 53 и 54, на выходе одного из

, них в зависимости от направлени 

обслуживани  формируетс  высокий логический уровень, через элемент 55 или 56 разрешающий работу соответствующего мультиплексора шины данных..

0

JTOT же сигнал, ;)адержа1111(,111 D-триг- гером 50 на 1 период тактовой частоты , разрешает выборку микросхемы пам ти сигналом Выбор ИС ЗУ,

При наличии на выходе коммутатора 39 низкого логического уровн  происходит цикл записи, при его отсутствии - Щ1КЛ чтени . При этом с инверсного выхода D-триггера 50 высокий логический уровень поступает на входы элементов И 44 и 45 и на выходе одного из них в зависимости от направлени  обслуживани  формируетс  высокий логических уровень, поступающий через элемент 48 или 49 и элемент 34 или 35 на вход D-триггера 41 или 42 и переключающий соответствующий D-триггер в нулевое состо ние,

При выполнении запроса низкий логический уровень на выходах элементов НЕ 51 и 52 не формируетс , так как триггер 36 установлен в необходимое дл  обслуживани  запроса состо ние и работа микропроцессора, выдавшего запрос, не приостанавливаетс  ,

После выполнени  процессором в соответствии с внутренним алгоритмом цикла записи или чтени  запрос снимаетс  и на соответствующем вькоде элемента И 31 или 32 устанавливаетс  низкий логический уровень, поступающий через коммутатор 38 на S-входы D-триггеров 43 и 50, переключа  их в единичное состо ние, что приводит к сн тию всех выходных сигналов разрешени , 1К-триггер 36 остаетс  в

состо нии, соответствующем направлению обслуженного запроса.

При одновременном поступлении запросов от двух процессоров (фиг,3) на выходах элементов И 31 и 32 устанавливаютс  высокие логические уровни , подготавлива  тем самым 1К-триг- гер 36 к работе в счетном режиме. Передним фронтом тактового сигнала системы 1К-триггер 36 переключаетс , после чего работа всох узлов аналогична описанной дл  любого из направлений обслуживани . При этом на выходе одного из элементов НЕ 51 или 52 формируетс  низкий гюгический уровень , приостанавлива  по входу готовность микропроцессор, который не может быть обслужен в этом цикле обращени .

0

5

0

5

0

5

0

5

0

5

После выполнени  цикла обращени  к пам ти в выбранном направлении 1К-триггер 36 переключаетс  тактовым сигналом системы в направление соответствующее ожидающему процессору, на выходах инверторов 51 и 52 формируетс  высокий логических уровень, разреша  приостановленному процессору произвести запись или чтение ОЗУ-3 в соответствии с внутренним алгоритмом.

Claims (1)

1. Формула изoбpeteни 

   Устройство управлени  двухпортовой пам тью, содержащее триггер арбитража , отличающеес  тем, что, с целью уменьшени  времени доступа к пам ти, в него введены двенадцать элементов И, дес ть элементов НЕ, элемент ИЛИ, дна коммутатора, два триггера готовности, триггер выбора порта и триггер синхронизации, причем первые входы записи и чтени  устройства подключены соответственно к первому и второму входам первого элемента И, вторые входы чтени  и записи устройства подключены соответственно к первому и второму входам второго элемента И, выход первого элемента И через первый элемент НЕ соединен с первым входом третьего элемента И, вьгход второго элемента И через второй элемент НЕ соединен с первым входом четвертого элемента И, выход третьего элемента И соединен с входом синхронизации первого триггера готовности, первым 1-входом триггера арбитража, первым входом элемента ИЛИ и первым информационным входом первого коммутатора, выход четвертого элемента И соединен с входом синхронизации второго триггера готовности, первым К-входом триггера арбитража, вторым входом элемента ИЛИ и вторым информационным входом первого коммутатора, выход которого соединен с входами установки в 1 триггеров выбора порта и син- хронизаци, тактопый вход устройства соединен через третий элемент НЕ с входами си({хронизации триггеров арбитража , выбора порта синхронизации, вход начальной установки устройства подключен к первым входам п того и щестого элементов И, выходы которых соединены соответственно с входами сброса первого и второго триггеров готовности, выход элемента ИЛИ через

   четвертый элемент НЕ соединен с D-входом триггера выбора порта, пр мой выход которого соединен с вторыми I- и К-входами триггера арбитража и D-входом триггера синхронизации, пр мой выход которого соединен с выходом синхронизации пам ти устройства , а инверсный подключён к первым входам седьмого и восьмого элрмен- тов И, выходы которых через п тый и шестой элементы НЕ соединены с вторыми входами п того и шестого элементов И соответственно, шина логической единицы устройства подключена к D-входам первого и второго триггеров готовности, выходы которых соединены соответственно с первыми входами дев того и дес того элементов И, выходы которых через седьмой и восьмой элементы НЕ соответственно соединены с первым и вторым выходами готовности устройства, инверсный выход триггера выбора порта соединен

   У

   с первыми входами одиннадцатого и двенадцатого элементов И, выходы которых через дев тый и дес тый элементы НЕ соответственно соединены с первым и вторым выходами выбора порта устройства, пр мой выход триггера арбитража соединен с вторыми входами восьмого, дев того и двенадцатого

   0 элементов И, инверсный выход триггера арбитража соединен с вторыми входами седьмого, дес того и одиннадцатого элементов И, выходом задани  направлени  приема адреса устройства

   5 и управл ющими входами первого и второго коммутаторов, первый и второй входы записи устройства соединены с первым и вторым информационными входами второго коммутатора, выход кото0 рого соединен с выходом записи устройства , первый и второй входы выбора пам ти устройства соединены с вторыми входами третьего и четвертого элементов И соответственно.

   gju.i