SU1517035A1 - Процессор дл мультипроцессорной системы - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  создани  многопроцессорных вычислительных систем. Целью изобретени   вл етс  повышение производительности за счет сокращени  времени ожидани  общей шины при доступе к одним и тем же элементам пам ти. Цель достигаетс  тем, что процессор дополнительно содержит формирователь импульсов 8, сдвиговый регистр 12, мультиплексор 7, элементы И 17, 19 и 20, элементы ИЛИ 21-23, элементы НЕ 24-26, что позвол ет процессору осуществл ть пассивный доступ к пам ти в том случае, если другой, активный, процессор обращаетс  по тому же адресу. 5 ил.

Description

1зобретение относитс  к вычислительной технике и может быть использовано дл  создани  многопроцессорных вьнислите ьных систем.

Целью изобретени   вл етс  повышение производительности за счет сокращени  времени ожидани  общей И ины при доступе к одним и тем же элементам пам ти.

На фиг.1 представлена функциональна  схема процессора; на фиг.2- временна  диаграмма активного чтени  пам ти; на фиг.3 - временна  диаграмма пассивного чтени  пам -

ти во врем  актршного чтени  другим процессором; на фиг,4 - временна  диаграмма пассьшного чтени  по врем активной записи другим процессором; на фиг.5 - временна  диаграмма пас- сивпой записи во врем  активного чтени  пам ти другим процессором.

Процессор содержит операционный блок - микронроцессор 1, коммутатор 2 гздреса, коммутатор 3 данных, ком- мутаторы 4-6 управлени , мультиплексор 7, формирователь 8 импульсов , схему 9 сравнени , триггеры 10 и 11, сдвиговый регистр 12, элементы И 13 - 20, элементы ШШ 21-23, элементы НЕ 24 - 26, адресные выходы 27 микропроцессора, выход 28 элемента И 13, выход 29 сигнала Обмен микропроцессора, выход 30 сигнала Выбор внешнего устройства процессора, выход 31 сигнала Выбор пам ти микропроцессора, выход 32 сигнала Чтение/запись микропроцес сора, входы-выходы 33 данных микропроцессора , вход 34 сигнала Готов- ность микропроцессора, выход 35 сигнала Запуск шины, вход 36 сигнла Разрешение доступа к шине, вход-выход 37 сигнала Шина зан та 5зход-выход 38 сигнала Готовность входы 39 и 40 синхронизации, выход сигнала Выбор внешнего устрор1ства )зход-выход 42 сигнала Выбор пам ти вход-выход 43 сигнала Чтение/запис }зходы-выходы 44 адреса и входы-выхо ды 45 данных.

Процессор работает следующим образом .

Дл  обращени  микропроцессор 1 задает на адресных выходах 27 код, на управл ющем выходе 30 либо 31 - низкого уровн , интерпретиру код адреса в качестве номера усройства ввода-вывода или  чейки памти , а на управл ющем выходе 32 - сигнал направлени  передачи слова информационными входами-выходами 33 (Чтение - при уровне логической 1 и Запись - при уро-вне логического О сигнала).

Определение группы выставл емых на адресных выходах 27 кодовых комбинаций , воздейству  значени ми старших позиций адресного слова на элемент И 13, вызьшают установленные на выходе 28 потенциала низкого либо высокого уровн . Первый из них св зываетс  с доступом к приемнику-источнику информации, коммутированному непосредственно на информационные входы-выходы 33, т.е. к личному ресурсу второй - с доступом к внешним ресурсам .

В отсутствие цикла обращени  пассивный сигнал (логическа  1) с управл ющего выхода 29 микропроцессора блокирует элемент. И 14 от срабатывани  и удерживает триггеры 10 и 11 в нулевом состо нии. Формируемый элементом ИЛИ 23 уровень логического О через элемент НЕ 24 допускает установление произвольного уровн  сигнала на внешнем входе-выходе 37 режима и устанавливает копию состо ни  внешнего входа-выхода 43 на входе элемента И 17, копии состо ний внешних адресных входов-выходов 44 - на входах схемы 9 сравнени  и копию состо ни  внешего входа-выхода 42 - на первом информационном входе мультиплексора 7 и инверсном входе элемента И 15.

Одновременное присутствие низкого уровн  на обоих инверсных входах элемента И 15 обуславливает его срабатывание и разрешение схемы 9 сравнени  Результат сравнени  поступает на информационный вход триггера 11 и вход элемента И 16. Уровнем сигнала с управл ющего выхода 32 микропроцессора устанавливаетс  передача на вход формировател  8 импульсов состо ни  первого информационного входа мультиплексора 7 (при логическом О на управл ющем входе) либо состо ни  второго информационного входа - обратного кода внешнего входа-выхода 38 готовности .

Вхождение в цикл обращени  сопровождаетс  установлением низкого уровн  на управл ющем выходе 29 микропроцессора 1 и вызьгоает совместно с сигналом того же уровн  на выходе элемента ИЛИ 23 при налнчии потенциала высокого уровн  на сигнальной линии (выход 28) формирование элементом И 14 логической 1 на первом входе элемента ИЛИ 21 и на внешнем выходе 35 запроса,

В случае поступлени  логической 1, например, от арбитра общей информационной шины на внешеий вход 36 разрешени  и при установлении высокого потенциала (соответствует ситуации Обща  информационна  шина свободна ) на внешнем входе-выходе 37 режима элементом И 19 задаетс  сигнал логической 1 на информационном входе триггера 10. Нарастание фронта сигнала Ф1 на синхронизирующем входе указьшает триггеру 10 переход в единичное состо ние. По вление высокого потенциала на внешнем входе-выходе 37 режима также вызывает сброс регистра 12. Уровень логического О с выходе регистра 12 через элемент НЕ 26 обуславливает из-вне произвольное состо ние внешнего входа-выхода 38 готовности.

Логическа  1 на выходе триггера 10, воздейству  непосредственно на управл ющие входы коммутаторов 4 и и 5 управлени  и коммутатора 2 адреса , а через элемент ИЛИ 23 - на управл ющий вход коммутатора 6 управлени  и второй управл ющий вход коммутатора 3 данных, инициализирует первый и последний из указанных коммутаторов , а в других вызьшает переключение направлени  передачи информации , вследствие чего задающие потенциалы управл ющих выходов 30 и 31 и адресных выходов 27 микропроцессора 1 повтор ютс  соответственно на внешнем управл ющем выходе 41, на внешнем входе-выходе 42 и на внешних йдресных входах-выходах 44, а уровень сигнала на управл ющем выходе 32 микропроцессора  вл етс  одним из опре- дел ющих дл  текущего состо ни  внешнего входа-выхода 43: низкий потенциал удерживаетс  безусловно, высокий - при отсутствии выставленного из-вне сигнала логического О. Врем  сохранени  заданных состо ний регулируетс  интервалом наличи  низкого уровн  сигнала на внешнем входе-выходе 38 готовности.

Высокий уровень сигнала на первом входе элемента ИЛИ 21, как и воздействие низкого уровн  - указател  источника (приемника) о своей неспособности в заданных тактах вьтолнить выдачу (прием) информационного слова на внешний вход-выход 38 готовности при наличии логической 1 на выходе элемента ИЛИ 23, устанавливает активное состо ние входа 34 готовности , которое запрещает изменение внутреннего состо ни  микропроцессора I и продливает на соответствующее число тактов присутствие указанных уровней сигналов на , адресных выходах

27 и на управл ющих выходах 29 - 32.

Восстановление высокого уровн  сигнала на внешнем входе-выходе 38 готовности с учетом единичного состо ни  триггера 10 вызьшает срабатьшание элемента И 20, далее по первому входу элемента ИЛИ 22, и логическа  1, спуст  определенное число тактов , по нарастающему фронту сигнала синхрон изации Ф1 передаетс  на выход

регистра 12, ответно перевод  через элемент НЕ 26 состо ние внешнего входа-выхода 38 готовности в низкое дл  предотврапгени  срабатьшани  элементов И }7 других процессоров при переключении адреса. Длительность вводимой регистром 12 задержки выбираетс , исход  из продолжительности минимального из двух временных отрезков, началом дл  которых служит точка вас- при ти  пассивного состо ни  тактового входа 34, а завершени ми - точка изменени  состо ни  адресных выходов 27 и точка сн ти  активного состо ни  на управл ющем выходе 29

при реализации микропроцессором 1 обменов типа Чтение. Логическа  1 с выхода регистра 12, поддержива  активное состо ние второго входа элемента ИЛИ 22, самосто тельно сохран ет высокий уровень

сигнала на информационном входе вплоть до установлени  высокого потенциала на внешнем входе-выходе 37 режима.

Возможность установлени  единичного состо ни  в триггере 11 пассивного доступа отражает существующие ситуации, дл  которых при наличии логического О на внешнем входе 36 разрешени  допустима разблокировка микропроцессора 1 по входу 34 готовности дл  реализации циклов Чтение или Запись во врем  обращени  к общедоступной пам ти.

Перва  ситуаци . Пассивное чтение по врем  активного чтени  пам ти другим процессором (фиг.З).

Микропроцессор выставл ет на адресном выходе 27 код адреса внешней пам ти, а на управл ющих выходах 29, 31 , и 32 - соответственно сигналы логического О, логического О и логической 1, что приводит к по влению сигнала логической 1 на выходе 35 (Запрос шины). В то же врем  другой процессор производит активное чтение содержимого  чейки пам ти, обращени  к которой требует и пассивный процессор. При по влении сигнала готовности на входе 38 устройства в пассивном процессоре срабатьшает формирователь 8 импульсов , который через элемент И 16 устанавливает в 1 триггер пассивного доступа, поскольку на второй вход элемента И 16 поступает сигнал логической 1 с выхода схемы 9 сравнени , указьшающий что адреса пам ти совпадают. Сигнал логической 1 с выхода триггера 11 через элемент ИЛИ 23 производит сброс сигнала запроса шины 35, разрешени  коммутатора 3 данных и разблокировку микропроцессора 1 по входу 34, что позвол ет микропроцессору 1 произвести считывание информации с входов-выходов 45 данных. Если пассивный процессор начнет свой цикл обращени  уже после по влени  сигнала готовности от пам ти, то триггер 11 устанавливаетс  импульсом с выхода элемента И 17, который срабатьшает при наличии высоких уровней сигналов Чтение/запись и сигнала готовности имеете с синхроимпульсом Ф2 по входу 40 устройства.

Втора  ситуаци . Пассивное чтение во врем  активной записи в пам ть, производимой другим процессором (фиг.4)

Пассивный процессор осуществл ет чтение информации, котора  в это врем  записьшаетс  другим, активным процессором. Данна  ситуаци  аналогична первой ситуации, за исключением того, что если пассивный процессор начнет свой цикл обращени  после того, как пам ть выставит сигнал готовности, то триггер I1 не ус тановитс  и пассивного чтени  не происходит .

Треть  ситуаци . Пассивна  запись во врем  активного чтени  пам ти, производимой другим процессором (фиг.З),

Микропроцессор 1 выставл ет на адресном выходе 27 код адреса внешней пам ти, а на управл юш,их выходах 29,31 и 32 - сигналы логического О, что приводит к по влению сигнала зап . роса шины на выходе 35 устройства и блокировке самого микропроцессора 1 по входу 34. Б то же врем  активный процессор выставл ет на шине сигналы Чтение и Выбор пам ти,

г последний из которых вызьшает сраба- тьшание формировател  8 импульсов пассивного процессора и установку его триггера 11. Сигнал логической 1 с выхода триггера 11 вызьтает сн тие

„ запроса шины 35, разрешение коммутатора 3 данных и коммутатора 6 управлени , что приводит к по влени о на выходе 43 сигнала логического О (Запись). Информаци  передаетс  с

5 входов-выходов 33 данных микропроцессора 1 на входы-выходы 45 данных устройства и далее записываетс  в пам ть и одновременно считываетс  активным процессором. При по влении

Q сигнала готовности от пам ти все процессоры завершают свои циклы.

Таким образом, приступив вследствие фиксации пассивного состо r ни  входа 34 готовности к реализации заданной операции обмена, микропроцессор 1 организует передачу слова между своим внутренним узлом и информационными входами-выходами 33,

д вьлолн   при Этом в обращении к общедоступной пам ти такт Чтение в услови х, характерных дл  первой ситуации, синхронно и с допустимым в пределах интервала удержани  от

5 сброса высокого потенциала на внешнем входе-выходе 38 готовности смещением и такт Чтение или такт Запись в услови х второй и третьей ситуа ций установлени  триггера 1 1

Q только синхронно с рассмотренными тактами в других из группы процессоров , а, завершив обмен, снимает логический О на первом управл ющем выходе 29.

Поскольку в проводимом цикле обращени  к общедоступной пам ти процессор не разграничивает,  вл ютс  ли данные, присутствующие в такте Чтение на внешних информационных

входах-выходах 45, ранее установленным содержимым указанной  чейки либо загружаемым другим процессором в j- сеансе обмена информационным словом, возможное дл  отдельных вычислений по задаче требование разделени  порождаемых и уничтоженных локальными процессами значений может быть обеспечено вьщелением в слове одной, например , старшей (свободной) позиции дл  фиксации событий. Тогда информационное слово принимаетс  на внутренний регистр микропроцессора 1 с

1517035

10

выход которого  вл етс  входом-выходом данных процессора, Hf(l)opMauHon- ный вход-выход коммутатора адреса  вл етс  адресным входом-выходом процессора , выходы выборл внешнего устройства выбора пам ти и выбора режима операционного блока соединены С информационными входами соответственно первого, второго и третьего коммутаторов управлени , выход обмена операционного блока соединен с вторым входом второго элемента И, вход управлени  режимом коммутатора

одновременным тестированием кода сво- ts данных соединен с выходом выбора ребодной позиции, и выполн етс  дл  завершени  комнады одна из ветвей предусмотренной реакции.

Возвращение триггера 10 или 11

жима операционного блока, информацион ный выход первого, информационные входы-выходы второго и третьего коммутаторов управлени   вл ютс  соотв исходное состо ние обеспечивает пе- 20 ветственно выходом выбора внешнего

редачу через элемент ИЛИ 23 логического О на вход элемента НЕ 24, что способствует созданию услови  дл  установлени  другим (последним из группы) процессором из-вне высокого потенциала или собственно устанавливает высокий потенциал на внешнем входе-выходе 37 режима.

В случае установлени  триггера 10 в текущем цикле обращени  после восстановлени  на внешнем входе-выходе 37 режима высокого потенциала с задержкой на сброс по управл ющему входу регистра 12 сдвига и последующего переключени  элемента НЕ 25 логическим О на входе последнего задает условие дл  указани  в последующем сеансе обмена произвольного уровн  сигнала на внешнем входе-выходе 38 готовности .

Claims (1)

1. Формула изобретени 

   Процессор дл  мультипроцессорной системы, содержащий операционный блок, коммутатор адреса, коммутатор данных, три коммутатора управлени , два триггера, схему сравнени  и п ть элементов И, причем адресный выход операционного блока соединен с информационным входом коммутатора адреса и с входом первого элемента И, выход которого соединен с первым входом второго элемента И, выход-ко- торого  вл етс  выходом запроса процессора , вход-выход данных операционного блока соединен с первым информационные входом-выходом коммутатора данных, второй информационный вход25

   30

   устройства, входами-выходами выбора пам ти и выбора режима процессора, первый и второй входы синхронизации операционного блока  вл ютс  соотве ственно первым и вторым входами син ронизации процессора, о т л и ч а ю щ и и с   тем, что, с целью повыше ни  производительности за счет сокращени  времени ожидани  обп;ей шины при доступе к одним и тем же элемен там пам ти, в него введены мультиплексор , формирователь импульсов, сдвиговый регистр, шестой, седьмой и восьмой элементы И, три элемента 35 ИЛИ и три элемента 1Е, причем пер- вьй информационный вход схемы сравнени  соединен с адресным выходом операционного блока, второй информа ционный вход схемы сравнени  соединен с информационным выходом коммутатора адреса, вход разрешени  схем сравнени  соединен с выходом третье го элемента И, первый и второй вход которого соединены соответственно с выходом выбора пам ти операционного блока и с информационным выходом второго коммутатора управлени , выход результата схемы сравнени  сое динен с информационным входом перво го триггера и с первым входом четвертого элемента И, второй вход Ко торого соединен с выходом формирова тел  импульсов, вход которого соеди нен с выходом мультиплексора, вход управлени  которого соединен с выходом выбора режима операционного блока, первый информационный вход мультиплексора соединен с информационным выходом второго коммутатора

   40

   45

   50

   55

   жима операционного блока, информационный выход первого, информационные входы-выходы второго и третьего коммутаторов управлени   вл ютс  соот5

   0

   устройства, входами-выходами выбора пам ти и выбора режима процессора, первый и второй входы синхронизации операционного блока  вл ютс  соответственно первым и вторым входами синхронизации процессора, о т л и ч а ю- щ и и с   тем, что, с целью повышени  производительности за счет сокращени  времени ожидани  обп;ей шины при доступе к одним и тем же элементам пам ти, в него введены мультиплексор , формирователь импульсов, сдвиговый регистр, шестой, седьмой и восьмой элементы И, три элемента 5 ИЛИ и три элемента 1Е, причем пер- вьй информационный вход схемы сравнени  соединен с адресным выходом операционного блока, второй информационный вход схемы сравнени  соединен с информационным выходом коммутатора адреса, вход разрешени  схемы сравнени  соединен с выходом третьего элемента И, первый и второй входы которого соединены соответственно с выходом выбора пам ти операционного блока и с информационным выходом второго коммутатора управлени , выход результата схемы сравнени  соединен с информационным входом первого триггера и с первым входом четвертого элемента И, второй вход Которого соединен с выходом формировател  импульсов, вход которого соединен с выходом мультиплексора, вход управлени  которого соединен с выходом выбора режима операционного блока, первый информационный вход мультиплексора соединен с информационным выходом второго коммутатора

   0

   5

   0

   5

   управлени , второй информационный вход мультиплексора соединен с первым входом п того элемента И и с выходом первого элемента НЕ, вход которого соединен с входом-выходом готовности процессора, второй вход п того элемента И соединен с выходом первого элемента ИЛИ, с входом второго элемента НЕ, с входами разр жени  коммутатора данных и третьего коммутатора управлени , с,третьим входом второго элемента И, выход п того элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого соеди&ен с выходом запроса процессора, выход второго элемента ИЛИ соединен с входом готовности операционного блока, первый вход первого элемента ИЛИ соединен с выходом первого триггера, вход установки которого соединен с выходом четвертого элемента И, второй вход первого элемента ШШ соединен с вЫходом второго триггера и с входами разрешени  коммутатора адреса и пер- Еътх двух коммутаторов управлени , входы сброса первого и второго триггеров соединены с выходом обмена операцион10

   15

   20

   5

   венно с вторым входом синхронизации процессора, с выходом выбора режима операционного блока, с информационным выходом третьего коммутатора управлени  и с входом-выходом готовности процессора, вход синхронизации второго триггера соединен с входом синхронизации сдвигового регистра и с первым входом синхронизации процессора, вход синхронной установки второго триггера соединен с выходом седьмого элемента И, первый вход которого  вл етс  входом разрешени  процессора, а второй вход соединен с входом сброса сдвигового регистра , с выходом второго элемента НЕ и с входом-выходом зан тости процессора , информационный вход сдвигового регистра соединен с выходом третьего элемента ИЛИ, первый вход . которого соединен с вЬгходом восьмого элемента И, первый вход которого соединен с выходом второго триггера, второй вход восьмого элемента И соединен с входом-выходом готовности процессора , второй вход третьего элемента ИЛИ соединен с информационным выходом сдвигового регистра.и с вхоного блока, вход синхронизации перво- ЗО третьего элемента НЕ, выход кото

   5

   0

   5

   венно с вторым входом синхронизации процессора, с выходом выбора режима операционного блока, с информационным выходом третьего коммутатора управлени  и с входом-выходом готовности процессора, вход синхронизации второго триггера соединен с входом синхронизации сдвигового регистра и с первым входом синхронизации процессора, вход синхронной установки второго триггера соединен с выходом седьмого элемента И, первый вход которого  вл етс  входом разрешени  процессора, а второй вход соединен с входом сброса сдвигового регистра , с выходом второго элемента НЕ и с входом-выходом зан тости процессора , информационный вход сдвигового регистра соединен с выходом третьего элемента ИЛИ, первый вход . которого соединен с вЬгходом восьмого элемента И, первый вход которого соединен с выходом второго триггера, второй вход восьмого элемента И соединен с входом-выходом готовности процессора , второй вход третьего элемента ИЛИ соединен с информационным выходом сдвигового регистра.и с , TOX л