RU1784983C - Устройство дл сопр жени двух процессоров - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при создании многопроцессорных вычислительных систем. Цель изобретени  - повышение оперативности обмена данными. Устройство содержит блок оперативной пам ти, первый и второй шйтгные формирователи, мультиплексор адреса, мультиплексор управлени , с первого по четвертый триггеры, счетчик, первый и второй коммутаторы, с первого по шестой элементы И, с первого п э четвертый элементы ИЛИ, одновибратор, элемент НЕ. 2 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при создании многопроцессорных вычислительных систем.

Известно устройство, содержащее блок пам ти, мультиплексор, триггер, шинный формирователь.

Недостатком известного устройства  вл етс  ограниченные функциональные возможности , обусловленные отсутствием средств межпроцессорного обмена через общую пам ть.

Известно устройство, содержащее блок пам ти, мультиплексор, триггер, шинный формирователь.

Недостатком указанного аналога  вл етс  ограниченные функциональные возможности , вызванные отсутствием средств двустороннего обмена информацией между

оперативной пам тью и каждым из сопр гаемых с ней процессоров.

Наиболее близким к предлагаемому  вл етс  устройство дл  сопр жени  двух процессоров через общую пам ть, содержащее блок опертивной пам ти, мультиплексор адреса , первый шинный формирователь, три. - гер, второй шинный формирователь, мультиплексор управлени  оперативной пам тью и элемент НЕ, причем первый л второй информационные входы мультиплексора адреса соединены с адресными выходами соответственно первого и второ го процессоров, информационный выход мультиплексора адреса соединен с адресным входом блока оперативной пам ти, информационный вход-выход которого соединен с первым информационным входом-выходом первого шинного формировател , второй информационный вход-выход

ш ы

которого соединен с входом-выходом данных первого процессора устройства, выход триггера соединен Ј управл ющим входом мультиплексора адреса и с входом разрешени  первого шинного формировател , первый информационный вход-выход второго шинного формировател  соединен с инфор- мацио нным входом-выходом блока оперативной пам ти, второй информационный вход-выход второго шинного формировател  соединен с входом-выходом данных второго процессора устройства, выход запроса которого соединен С инверсным входом сброса триггера, инверсный вход установки которого соединен с выходом запроса от первого процессора устройства, выход уп- рэвлеии  чтением-записью от первого процессора которого соединен с управл ющим входом первого шинного формировател  и первым информационным входом первой группы мультиплексора управлени  оперативной пам тью, второй информационный вход первой группы которого соединен с выходом управлени  объемом от первого процессора устройства, выход управлени  чтением - записью от второго процессора устройства соединен с управл ющим входом второго шинного формировател  и первым информационным входом второй группы мультиплексора управлени  оперативной пам тью, второй информационный вход второй группы которого соединен с выходом управлени  обменом от второго процессора устройства, первый информационный выход мультиплексора управлени  оперативной пам тью соединен с входом управлени  чтением-записыо блока оперативной пам ти, вход управлени  обменом которого соединен с вторым информационным выходом мультиплексора управлени  оперативной пам тью, вход управлени  которого соединен с выходом триггера, входом подтверждени  запроса от первого процессора устройства и входом элемента НЕ, выход которого соединен с

входом разрешени  второго шинного формировател  и входом подтверждени  запроса второму процессору устройства

Недостатком устройства - прототипа  влёйтс  низка  оперативность обмена, котора  обусловлена следующим. В устройстве - прототипе осуществл етс  двусторонний обмен информацией между общей пам тью и каждым из сопр гаемых с ней процессоров. Первый (второй) процессор , выставив запрос на доступ и общей пам ти и получив разрешение на обмен данными обеспечивает обмен массивом слой данных между общей пам тью и своей . пам тью. При этом второй (первый) процессор , выставив запрос на доступ к общей пам ти , непроизводительно простаивает, ожида  окончани  обмена данными между общей пам тью и первым процессором. До5 ступ к общей пам ти второй (первый) процессор получает только в момент обмена последним словом данных из массива передаваемой информации между первым (вторым ) процессором, В этом случае снижаетс 

0 оперативность обмена данными, т.к. врем  доступа процессора в общей пам ти будет равно сумме времен передачи всех слов данных из массива передаваемой информации между другим процессором и общей па5 м тью. В устройстве - прототипе отсутствуют технические средства, позвол ющие обеспечить поочередное обслуживание двух процессоров в режиме передачи одиночных слов данных между процессорами и

0 общей пам тью. Невозможность быстрого доступа к общей пам ти существенно понижает оперативность обмена данными в многопроцессорных вычислительных системах, В св зи с этим целью изобретени   вл етс 

5 повышение оперативности обмена данными предлагаемого устройства.

Поставленна  цель Достигаетс  тем. что в устройство дл  сопр жени  двух процессоров через общую пам ть, содержащее

0 блок оперативной пам ти, первый и второй шинные формирователи, мультиплексор адреса , мультиплексор управлени , первый триггер, элемент НЕ, причем первый и второй информационные входы мультиплбкси5 ра адреса соединены соответственно с адресными входами первого и второго процессоров , инфорационный вход мультиплексора адреса соединен с адресным входом блока оперативной пам ти, инфор

0 мационный вход- выход которого соединен с первыми информационными входами - выходами первого и второго шинных формирователей , вторые информационные входы-выходы первого и второго шинных

5 формирователей соединены с входами - выходами данных соответственно первого и второго процессоров, входы управлени  чтением-записью которых соединены соответственно с первыми управл ющими

0 входами первого и второго шинных формирователей и первыми информационными входами первой и второй групп входов мультиплексора управлени , входы управлени  обменом первого и второго процессоров со5 единены соответственно со вторыми информационными входами первой и второй групп входов мультиплексора управлени , первый и второй информационные выходы которого соединены соответственно со входами управлени  чтением-записью и управлени  обменом блока оперативной пам ти, выход элемента НЕ соединен со вторым управл ющим входом второго шинного формировател  и выходом разрешени  доступа второго процессора, дополнительно введены второй, третий и четвертый триггеры, счетчик, первый и второй коммутаторы, пер- вый-шестой элементы И, первый-четвертый элементы ИЛИ, одновибратор, причем входы запроса доступа первого и второго процессоров соединены соответственно с первым и вторым входами первого коммутатора и с первыми входами соответственно первого и второго элементов ИЛИ, выходы которых соединены соответственно с единичным и нулевым входами первого триггера , выход первого триггера соединен с пр мым входом первого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, выход третьего элемнета ИЛИ соединен с адресными входами мультиплексоров адреса и управлени , со вторым управл ющим входом первого шинного формировател , выходом разрешени  доступа первому процессору и входам элемента НЕ, вход срочного запроса доступа первого процессора соединен с третьим входом первого коммутатора, первым входом второго элемента И, пр мым и инверсным входами соответственно третьего и четвертого элементов И, выходы которых соединены соответственно со вторыми входами первого и второго элементов ИЛИ, вход срочного запроса второго процессора соединен с четвертым входам первого коммутатора, с пр мым и инверсным входами соответственно четвертого и третьего элементов И, с вторым входом второго элемента И, выход которого соединен с первым входом четвертого элемента И, с первым инверсным и первым пр мым входами второго коммутатора, выход первого коммутатора соединен с единичным входом второго триггера , со вторым инверсным и вторым пр мым входами второго коммутатора, выход которого соединен с нулевым входом третьего триггера, выход третьего триггера соединен с инверсным входом первого элемента И, первым входом п того элемента И, входом одновибратора и нулевым входом второго триггера, выход которого соединен с первым входом шестого элемента И, выход которого соединен со счетным входом счетчика, выход одновибратора соединен с нулевым входом счетчика, выход которого соединен со вторым входом четвертого элемента ИЛИ, выход четвертого элемента ИЛИ соединен с единичным входом третьего триггера, вход синхронизации устройства соединен со вторым входом шестого

элемента И и вторым входом п того элемента И, выход которого соединен со счетным входом четвертого триггера, выход четвертого триггера соединен со вторым входом 5 третьего элемента ИЛИ.

Сущность изобретени  состоит в повышении оперативности обмена данными путем обеспечени  возможности поочередного пословного обмена данными

10 между общей пам тью и каждым из сопр гаемых с ней процессоров.

Обращение к общей пам ти процессоры осуществл ют в режимах одиночного и группового доступов. Причем режим груп15 нового доступа подраздел етс  на немедленного и отсрочанного группового доступа. Дл  обращени  к общей пам ти процессоры формируют сигналы запроса доступа по первым и вторым входам если

20 процессоры формируют сигналы запроса доступа по первым входам, то устройство обслуживает тот процессор, который первым выдал сТлгнал запроса доступа, в режиме одиночного доступа к общей пам ти1.

25 После обмена всем массивам информации между одним процессором и общей пам тью устройство обеспечивает обмен информацией между другим процессором и общей пам тью, реализу  режим одиночко0 го доступа к оперативной пам ти Кроме того, в данном режиме устройство может функционировать при формировании одним из процессоров сигнала запроса доступа к общей пам ти по второму входу

5 Режим немедленного группового доступа к общей пам ти обеспечиваетс  одновре- менным формированием процессорами сигналов запроса доступа по вторым входам В данном случае устройство обеспечи0 вает обмен одним словом данных между общей пам тью и одним из процессоров. После передачи одного слова данных между общей пам тью и одним из процессоров устройство обеспечивает обмен одним сло5 вом данных между другим процессором и пам тью Такой обмен данными происходит до момента окончани  передачи всего массива информации.

Режим отсроченного группового досту0 па к общей пам ти релаизуетс , когда устройство обслуживает один из процессоров в режиме одиночного доступа, а другой процессор формирует сигнал запроса доступа по второму входу. После приема сигнала

5 запроса доступа по второму входу от второго процессора и истчечени  допустимого времени ожидани  вторым процессором доступа к общей пам ти устройство начинает обслуживать поочередно два процессора. Досле обмена одним словом данных между

общей пам тью и одним из процессоров устройство обеспечивает передачу одного слова данных между общей пам тью и другим процессором.

Таким образом, процессору, формирующему сигнал запроса доступа по второму входу, обща  пам ть представл етс  не после окончани  обмена всем массивом информации между другим процессором и общей пам тью, а после окончани  допустимого времени ожидани . Оставшийс  массив данных, передаваемых между общей пам тью и процессором, который устройство обслуживало до поступлени  сигнала запроса доступа по второму входу от другого процессора, будет передаватьс  на фоне обмена данными между общзй пам тью и процессором, сформировавшим сигнал запроса доступа по второму входу.

Режим отсроченного группового доступа к общей пам ти может также обеспечиватьс  в том случае, когда устройство обслуживает один из процессоров, сформировавшем сигнал запроса доступа по второму входу в режиме одиночного доступа к общей пам ти, а второй процессор формирует сигнал запроса доступа по первому входу.

Таким образом, совмещенное обслуживание двух процессоров при доступе к общей пам ти существенно повышает оперативность обмена данными.

На фиг. 1 представлена фукнциональна  схема устройства; на фиг,2 - функциональна  схема триггера 6.

Устройство дл  сопр жени  двух процессоров (фиг.1) содержит блок оперативной пам ти 1, первый 2 и второй 3 шинные формирователи, мультиплексор адреса 4, мультиплексор управлени  5, первый триггер 6, второй триггер 7, третий триггер 8, четвертый триггер 9, счетчик 10, первый 11 и второй 12 коммутаторы, третий 13, четвертый 14, второй 15. первый 16, п тый 17 и шестой 18элементы И, четвертый 19,третий 20, первый 21 и второй 22 элементы ИЛИ, одновибратор 23, элемент НЕ 24, адресные входы 25и 26, первый и второй входы запросов доступа 27 и 28, соответственно от пер- второго процессоров, третий и четвертый входы запросов доступа 29 и 30, соответственно первого и второго процессоров , входы-выходы данных 31 и 32, входы управлени  чтением - записью 33 и 34, входы упавлени  обменом 35 и 36, выходы разрешени  доступа 37 и 38, вход 39 синхронизации устройства, первый 40 и второй 41 процессоры.

Триггер 6 (фиг.2) содержит триггер 42, первый 43, второй 44 элементы И.

Первый и второй информационные входы мультиплексора 4 адреса соединены соответственно с адресными входами 25, 26 первого 40 и второго 41 процессоров, информационный вход мультиплексора 4 адреса соединен с адресным входом блока 1 оперативной пам ти, информационный вход-выход которого соединен с первыми информационными входами-выходами пер0 вого 2 и второго 3 шинных формирователей, вторые информационные входы-выходы первого 2 и второго 3 шинных формирователей соединены с входами-выходами данных 31,32, соответственно первого 40 и второго

5 41 процессоров, входы управлени  чтением-записью 33, 34 которых соединены соответственно с первыми управл ющими входами первого 2 и второго 3 шинных формирователей и первыми информационными

0 входами первой и второй групп входов мультиплексора 5 управлени , входы управлени  обменом 35, 36 первого 40 и второго 4 процессоров соединены соответственно со вторыми информационными входами пер5 вой и второй групп входов мультиплексора 5 управлени , первый и второй информационные выходы которого соединены соответственно со входами управлени  чтением-записью и управлени  обменом

0 блока 1 оперативной пам ти, выход элемента НЕ 24 соединен со вторым управл ющим входом второго 3 шинного формировател  и выходом 38 разрешени  доступа второго процессора, первые входы запроса доступа

5 27,28 первого 40 и второго 41 процессоров соединены соответственно с первым и вторым входами первого 11 коммутатора и с первыми входами соответственно первого 21 и второго 22 элементов ИЛИ, выходы

0 которых соединены соответственно с единичным и нулевым входами первого триггера б, выход первого триггера 6 соединен с пр мым входом первого элемента И 16, выход которого соединен с первым входом

5 третьего элемента ИЛИ 20, выход третьего элемента ИЛИ 20 соединен с адресными входами мультиплексоров адреса 4 и управлени  5, со вторым управл ющим входом первого шинного формировател  2, выхо0 дом 37 разрешени  доступа первому процессору 40 и входом элемента НЕ 24, второй вход 29 запроса доступа первого процессора 40 соединен с третьим входом первого коммутатора 11, первым входом второго

5 Элемента И 15, с пр мым и инверсным входами соответственно третьего 13 и четвертого 14 элементов И, выходы которых соединены соответственно со вторыми входами первого 21 и второго 22 элементов ИЛИ, второй вход 30 запроса доступа второго процессора 41 соединен с четвертым входом первого коммутатора 11, с пр мым и инверсными входами соответственно четвертого 14 и третьего 13 элементов И, со вторым входом второго элемента И 15, выход которого соединен с первым входом четвертого элемента ИЛИ 19, с первым инверсным и первым пр мым входами второго коммутатора 12, выход первого коммутатора 11 соединен с единичным входом второго триггера 7, со вторым инверсным и вторым пр мым входами второго коммутатора 12, выход которого соединен с нулевым входом третьего триггера 8, выход третьего триггера 8 соединен с инверсным входом первого элемента И 16, первым входом п того эле- мета И 17, входом одновибратора 23 и нулевым входом второго триггера 7, выход которого соединен с первым входом шестого элемента И 18, выход которого соединен со счетным входом счетчика 10, выход одно- вибратора 23 соединен с нулевым входом счетчика 10. выход которого соединен со вторым входом четвертого элемента ИЛИ 19, выход четвертого элемента ИЛИ 19 соединен с единичным входом третьего триггера 8, вход 39 синхронизации устройства соединен со вторым входом шестого элемента И 18 и вторым входом п того элемента И 17, выход которого соединен со счетным входом четвертого триггера 9, выход четвертого триггера 9 соединен со вторым входом третьего элемента ИЛИ 20,

Назначение основных функциональных элементов устройства состоит в следующем .

Блок 1 оперативной пам ти предназначен дл  хранени  программ и данных многопроцессорной вычислительной системы.

Шинные формриователи 2 и 3 служат дл  управлени  двунапралвенной передачей данных между процессорами 40, 41 и блоком 1 оперативной пам ти;

Мультиплексор 4 адреса предназначен дл  коммутации кодов адреса, поступающих от процессоров устройства.

Мультиплексор 5 обеспечивает коммутацию управл ющих сигналов, которые управл ют режимами работы блока 1 оперативной пам ти.

Триггер 6 предназначен дл  формировани  управл ющего сигнала, обеспечивающего доступ к блоку 1 одному из процессоров в режиме одиночного доступа.

Триггеры 7, 8 и 9 служат дл  формировани  управл ющих сигналов, обеспечивающих доступ к блоку 1 оперативной пам ти двух процессоров в режиме группового доступа к общей пам ти.

Счетчики 10 формирует управл ющий сигнал, перевод щий устройство в режим группового доступа при поступлении сигнала срочного запроса доступа от одного из 5 процессоров.

Коммутатор 11 обеспечивает формирование управл ющего сигнала, который разрешает групповой доступ к общей пам ти двум процессорам.

0Коммутатор 12 формирует управл ющий сигнал после окончани  группового обмена данными между процессорами и общей пам тью.

Элементы И 13 и 14, И 16, ИЛИ 21 и ИЛИ 5 22 служат дл  деформировани  управл ющих сигналов в режиме одиночного обмена даными между одним из процессоров и блоком общей пам ти.

Элементы И 15, И 17, И 18, ИЛИ 19, 0 одновибратор 23 формируют управл ющие сигналы в режиме группового обмена данными между процессорами и блоком 1 оперативной пам ти при наличии сигналов срочного запроса доступа от процессоров. 5 Элемент ИЛИ 20 формирует управл ющий сигнал, разрешающий доступ к блоку общей пам ти одному из процессоров. Единичный управл ющий сигнал на выходе элемента ИЛИ 20 разрешает доступ к общей 0 пам ти процесору 40. Нулевой сигнал на выходе разрешает доступ процессору 41.

Элемент НЕ 24 служит дл  формировани  сигнала разрешени  доступа к общей пам ти процессору 41.

5 Работа устройства дл  сопр жени  двух процессоров через общую пам ть возможна в следующих режимах1; режиме единичного доступа к оперативной пам ти: режиме немедленного группового доступа к опе- 0. ративной пам ти; режиме отсроченного группового доступа к оперативной пам ти. В исходном состо нии триггеры 6, 7, 8, 9 наход тс  в нулевом состо нии. Цепи установки в исходное состо ние условно не 5 показаны.

Режим единичного доступа к оперативной пам ти.

Устройство начинает работу в данном режиме с выдачи процессором сигнала за- 0 проса доступа на первом выходе 27 или сигнала запроса доступа на втором выходе 29, обеспечива  переключение триггера б в единичное состо ние. Единичный сигнал с выхода 27 через элемент ИЛИ 21 поступает 5 на вход установки в единичное состо ние триггера 6. Разрешающим сигналом дл  прохождени  единичного сигнала через элемент И 13 и дальнейшего прохождени  на единичный вход триггера 6  вл етс  нулевой сигнал, поступающий со второго входа 30 запроса доступа второго процессора и означающий, что данному процессору не требуетс  срочный доступ к общей пам ти. Единичный сигнал с единичного выхода триггера б поступает через элементы И 16 и ИЛИ 20 на адресный вход мультиплексора 4 адреса и разрешает прохождение кода адреса со входа 25 через мультиплексор 4 адреса на вход блока 1 оперативной пам ти (ОП). Разрешающим сигналом дл  прохож- дени  единичного сигнала через элемент И 16  вл етс  нулевой сигнал, поступающий на инверсный вход элемента И 16 с единичного выхода триггера 8. Следует отметить, что единичный и нулевой сигналы на вы- ходе элемента ИЛИ 20 обеспечивают прохождение кода адреса через мультиплексор 4 адреса соответственно со входом 25 и 26 первого и второго процессоров.

Единичный сигнал с выхода элемента ИЛИ 20 включает в работу шинный формирователь 2 и обеспечивает коммутацию мультиплексора 5 управлени  одновременно выдава  на выход 37 сигнал разрешени  доступа к общей пам ти первому процессе- ру Процессор, получив сигнал разрешени  доступа, формирует сигналы на выходах 33, 35, выбира  направление передачи данных через шинный формирователь 2 и обеспечива  управление режимом работы блока 1 ОП (записью или считыванием данных).

Единичный сигнал, формируемый на выходе элемента ИЛИ 20 и поступающий на адресный вход мультиплексора 5 управлени  обеспечивает прохождение управл ю- щих сигналов со входом 33, 35 первого процессора на входы управлени  чтением- записью и обмена блока 1 ОП. По завершении обмена данными процессор 40 снимает сигнал запроса доступа с первого входа 27 или сигнал запроса доступа со второго вхо: да 29. Устройство готово к обслуживанию запроса от второго процессора.

При обращении к блоку 1 второго процессора 41 со входов 28, 30 устройство фун- кционирует аналогичным образом. Триггер б переводитс  в нулевое состо ние. Нулевой сигнал с единичного выхода триггера 6 через элементы И 16, ИЛИ 20 поступает на адресные входы мультиплексора 4 адреса и мультиплексора 5 управлени , а также элемента НЕ 24. На выходе элемента НЕ 24 формируетс  единичный сигнал, который включает шинный формирователь 3 и выдает сигнал разрешени  доступа на выход 38 второму процессору 41

При одновременном поступлении сигналов запроса доступа к ОП на первые входы 27 и 28 триггер 6 сохран ет свое состо ние (см. фиг 2), осуществл   обслуживанием одного из процессоров аналогично описаному процессу.

После сн ти  сигнала с первого входа 27 или 28 запроса доступа к блоку 1 процессором 40 или 41, получившим доступ, триггер б переключаетс  под воздействием сигнала запроса от одного процессора 40 или 41 и устройство обслуживает соответственно другой процессор.

Данный режим функционировани  может обеспечиватьс  формированием одним из процессоров сигнала запроса доступа по второму входу 29 или 30, когда другой процессор не требует обслуживани  и не формирует сигналов запросов доступа к общей пам ти,

Режим немедленного группового доступа к оперативной пам ти.

Данный режим функционировани  обеспечиваетс  путем одновременного поступлени  сигналов запроса доступа к ОП со вторых входов 29 и 30 соответственно от первого и второго процессоров. В результате поступлени  сигналов на выходе элемента И 15 формируетс  единичный сигнал, поступающий через элемент ИЛ И 19 на единичный вход триггера 8 и перевод щий последний в единичное состо ние. Единичный сигнал с выхода триггера 8 запрещает прохождение сигнала с выхода триггера 6 через элемент И 16 и разрешает прохождение тактовых импульсов со входа 39 устройства через элемент И 17 на счетный вход триггера 9. С очередным поступлением тактового импульса на вход 39 устройства на выходе триггера 9 поочередно формируютс  единичные и нулевые сигналы, которые на выходе элемента ИЛИ 20 обеспечивают почередное обслуживание двух процессоров . После выдачи или приема одного слова данных из блока 1 от одного процессора мультиплексоры 4 и 5 и Соответствующий шинный формирователь с очередным поступлением тактового импульса на вход 39 устройства настраиваютс  на обслуживание другого процессора, который обмениваетс  также одним словом данных с блоком 1.

Режим встреченного группового доступа .

Рассматриваемый режим функционировани  устройства устанавливаетс  при наличии сигнала запроса доступа по первому входу от одного процессора и сигнала запроса доступа по второму входу от другого процессора. При этом процессор, требующий срочного обмена данными ожидает доступа к блоку 1 общей пам ти не больше допустимого времени. Если врем  ожидани  будет превышать допустимое врем  доступа, то устройство обеспечивает поочередное обслуживание процессоров. Врем  ожидани   вл етс  одинаковым дл  процессоров и устанавливают счетчиком 10,

Рассмотрим работу устройства при выдаче на первый вход 27 сигнала запроса доступа к блоку 1 от первого процессора и поступлении сигнала запроса доступа со второго входа 30 от второго процессора. В результате поступлени  данных сигналов на выходе коммутатора 11 формируетс  единичный сигнал, поступающий на единичный вход триггера 7 и перевод щий последний в единичное состо ние. Единичный сигнал с единичного выхода триггера 7 разрешает прохождение тактовых импульсов со входа- ,ми 39 устройства через элемент И 18 на вход счетчика 10. Врем  ожидани  доступа к общей пам ти процессором, выдавшим сигнал запроса доступа по второму входу, определ етс  разр дностью счетчика 10. При переполнении-счетчика 10 на его выходе формируетс  единичный сигнала, проход щий через элемент ИЛИ 19 и перевод щий триггер 8 в единичное состо ние. Единичный сигнал с выхода триггера 8 разрешает прохождение тактовых импульсов через элемент И 17 и запрещает прохождение сигналов через элемент И 16, а также устанавливает триггер 7 и счетчик 10 в исходное (нулевое) состо ние. Причем формирование сигнала установки в исходное состо ние счетчика 10 обеспечиваетс  одновибрато- ром 23 с задержкой.

С выхода элемента И 17 на счетный вход триггера 9 начинают поступать тактовые импульсы , которые измен ют его состо ние, Единичное и нулевое состо ние триггера 9 обеспечивает поочередное предоставление процессором общей пам ти.

Следует отметить, что при поочередном обслуживании процессоров на выходе коммутатора 12 формируетс  единичный сигнал , поступающий на нулевой вход триггера 8, По окончании режима группового доступа к оперативной пам ти на выходе коммутатора 12 снимаетс  единичный сигнал, по заднему фронту которого триггер 8 устанавливаетс  в исходное (нулевое) состо ние .

При поступлении на первый вход 28 сигнала запроса доступа от второго прцоессо- ра и на второй вход 29 сигнала запроса доступа от первого процессора устройство функционирует аналогично описанному процессору.

После сн ти  одним из процессоров сигнала запроса доступа устройство переходит в режим одиночного доступа к оперативной пам ти, обслужива  другой процессор.

Данный режим функцинировани  мо- жет быть реализован, если устройство обслуживает один из процессоров, выдавшим сигнал запроса доступа по второму входу, и 5 в этот момент формируетс  сигнал запроса доступа по первому входу. Например, на первый вход 29 поступает сигнал запроса доступа от первого процессора 40, который через элементы И 13 и ИЛИ 21 устанавлива0 ет триггер 6 в единичное состо ние. Единичное состо ние триггера 6 обеспечивает обслуживание первого триггера 40, Если в этот момент приходит сигнал запроса доступа по первому входу 28 от второго процес5 сора 41, то на выходе коммутатора 11 будет формироватьс  единичный сигнал, устанавливающий триггер 7 в единичное состо ние. Единичный сигнал с выхода триггера 7 разрешает прохождение тактовых импульсов

Claims (1)

1. 0 через элемент И 18 на счетный вход счетчика 10, обеспечива  отсроченный режим группового доступа к общей пам ти. Формула изобретени  Устройство дл  сопр жени  двух про5 цессоров, содержащее блок оперативной пам ти, первый и второй шинные формирователи , мультиплексор адреса, мультиплексор управлени , первый триггер, элемент НЕ, причем первый и второй информацион0 ные входьгмультиплексора адреса  вл ютс  соответственно первым и вторым адресными входами устройства, информационный выход мультиплексора адреса соединен с адресным входом блока оперативной пам 5 ти, информзционный вход-выход которого соединен с первыми информационными входами-выходами первого и второго шинных формирователей, вторые информационные входы-выходы первого и второго

   0- шинных формирователей соединены с первым и вторым входами-выходами данных устройства, первый и второй входы управлени  чтением-записью устройства соединены соответственно с первыми

   5 управл ющими входами первого и второго шинных формирователей и первыми информационными входами первой и второй групп входов мультиплексора управлени , первый и второй входы управлени  обме0 ном устройства соединены соответственно с вторыми информационными входами первой и второй групп входов мультиплексора управлени , первый и второй инфор- мационйые выходы которого соединены

   5 соответственно с входами управлени  чтением-записью и управлени  обменом блока оперативной пам ти, выход элемента Н Е соединен с вторым управл ющим входом второго шинного формировател  и вторым входом разрешени  доступа устройство,

   отличающеес  тем, что, с целью повышени  оперативности обмена данными путем обеспечени  возможности поочередного пословного обмена данными между общей пам тью и каждым из сопр гаемых с ней процессоров, в него введены второй, третий и четвертый триггеры, счетчик, первый и второй коммутаторы, с первого по шестой элементы И, с первого по четвертый элементы ИЛИ, одновибратор, причем пер- вый и второй входы запроса доступа устройства соединены соответственно с первым и вторым входами первого коммутатора и с первыми входами соответственно первого и второго элементов ИЛИ, выходы которых соединены соответственно с единичным и нулевым входами первого триггера, выход первого триггера соединен с пр мым входом первого элемента И, выход которого соединен с первым входом третьего эле- мента ИЛИ, выход третьего элемента ИЛИ соединен с адресными входами мультиплексоров адреса и управлени , с вторым управл ющим входом первого шинного формировател , первым выходом разреше- ни  доступа устройства и входом элемента НЕ, третий вход запроса доступа устрйоства соединен с третьим входом первого коммутатора , первым входом второго элемента И, с пр мым и инверсным входами соответст- венно третьего и четвертого элементов И, выходы которых соединены соответственно с вторыми входами первого и второго элементов ИЛИ, четвертый вход запроса доступа устройства соединен с четвертым входом первого коммутатора, с пр мым и инверсными входами соответственно четвертого и третьего элементов И, с вторым входом второго элемента И, выход которого соединен с первым входом четвертого элемента ИЛИ, с первым инверсным и первым пр мым входами второго коммутатора, выход первого коммутатора соединен с единичным входом второго триггера, с вторым инверсным и вторым пр мым входами второго коммутатора, выход которого соединен с нулевым входом третьего триггера, выход третьего триггера соединен с инбер- сным входом первого элемента И, первым входом п того элемента И, входом одно- вибратора и нулевым входом второго триггера , выход которого соединен с первым входом шестого элемента И, выход которого соединен со счетным входом счетчика, выход одновибратора соединен с входом сброса счетчика, выход которого соединен с вторым входом четвертого элемента ИЛИ, выход четвертого элемента ИЛИ соединен с единичным входом третьего триггера, вход синхронизации устройства соединен с вторым входом шестого элемента И и вторым входом п того элемента И, выход которого соединен со счетным входом четвертого триггера, выход четвертого триггера соединен с вторым входом третьего элемнета ИЛИ,

   Ю о-

   «Е.

   т

   Триггер

   S

   W

   Фиг. 2