KR930007472B1 - 전전자 교환기의 입출력 제어장치 - Google Patents

Abstract

내용 없음.

Description

전전자 교환기의 입출력 제어장치

제1도는 본 발명이 적용된 입출력 장치의 이중화 운용을 나타낸 블럭도.

제2도는 본 발명이 적용된 입출력 정합 유니트의 일부 고속 입출력 데이타 처리부의 블럭도.

제3도는 본 발명에 의한 입출력 제어장치의 전체 블럭도.

제4도(a)(b)는 제3도의 FIFO 메모리 독출신호 발생회로의 회로도 및 타이밍도.

제5도(a) 제3도의 FIFO 메모리기입신호 발생회로의 회로도.

제5도(b)는 제5도(a)의 각부분의 타이밍도.

제6도는 제3도의 DMA 처리 요구 신호 발생회로의 회로도.

제7도는 제3도의 데이타 카운타 회로의 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 주 프로세서 유니트 2 : 주메모리

3 : 입출력 정합 유니트 4,4' : 입출력 장치

5 : 내부 콘트롤러 6 : DMA 제어부

7 : FIFO 메모리 8 : 입출력 데이타 분배장치

9,9' : 입출력 버스 정합장치 10 : 입출력 제어장치

11 : DMA 처리 요구신호 발생기 12 : FIFO 메모리 독출신호 발생기

13 : FIFO 메모리 기입신호 발생기 14 : 전송데이타 카운터

15 : 입출력 버스 정합장치 제어기 16,19 : 플립플롭

17,20 : 쉬프트 회로 18,21,23 : PAL

22,24 : 레지스터/카운터 회로

본 발명은 전전자 교환기의 입출력 제어장치에 관한 것으로서, 특히 전전자 교환기에서 시스템 차원의 유지 및 보수를 담당하는 프로세서 시스템의 성능을 극대화 하는 고속 입출력 데이타 처리를 위한 전전자 교환기의 입출력 제어장치에 관한 것이다.

고속 실시간 처리 및 고 신뢰성을 요하는 컴퓨터 시스템이나 통신 시스템에서 반도체 분야의 집적 기술이 발달됨에 따라 초고속 처리가 가능한 주 프로세서 유니트가 등장하는데 반해, 기계적인 분야를 포함하는 디스크, 테이프 또는 프린터 유니트와 같은 입출력 장치는 주 프로세서 유니트의 처리속도에 비해 상대적으로 저속처리로 수행된다. 이와같이 주 프로세서 유니트와 입출력 장치간의 처리속도차를 극복할 수 있는 정합장치의 필요성은 필연적이라 하겠다. 이를 위하여 종래의 고속 입출력 처리기에는 주 메모리와 입출력 정합 장치 사이에 처리 속도차에 대한 완충작용을 하기 위하여 8비트 단위로 처리할 수 있는 FIFO 메모리를 두고 주 메모리와 FIFO 메모리 간 및 FIFO 메모리와 입출력 정합장치간에 각각 DMA를 개입시켜 고속데이타 처리를 수행하여 왔다.

그러나 입출력 장치의 이중화 운용시에나 시스템 버스에서 처리되는 데이타의 폭이 32비트로 확장됨에 따라 주 메모리와 FIFO 메모리 간에 32비트 단위로 데이타가 처리되어야 하고 FIFO와 입출력 정합장치간에는 32비트의 데이타가 8비트 단위로 분배되어 전송될 필요가 대두된다.

또한 FIFO와 입출력 정합장치간의 데이타 전송시 DMA를 사용하면 내부 콘트롤러와의 내부 버스 점령을 위한 버스 경합으로 인하여 데이타 전송속도를 극대할 수 없는 문제점이 있었다.

본 발명은 상기 문제점들을 해결하기 위해 안출된 것으로서 주메모리와 FIFO 메모리간의 32비트 데이타 전송과정은 DMA를 사용하여 시스템 버스의 효율을 높이고, FIFO 메모리와 입출력 버스정합 장치간의 8비트 단위로 분배되는 데이타 전송과정에서 본 발명의 입출력 제어장치의 제어하에 데이타 전송속도를 극대화 하고, 입출력 장치의 이중화 운용을 용이하게 하기 위하여 데이타송수신 경로를 유연하게 제어하는 전전자 교환기의 입출력 제어장치를 제공함에 그 목적이 있다.

본 발명은 상기 목적을 달성하기 위해 내부 콘트롤러, DMA 제어부, FIFO 메모리, 이중화되어 있는 입출력 버스 정합장치를 포함하여 구성된 전전자 교환기의 고속 입출력 데이타 처리를 위한 입출력 제어장치에 있어서, 상기 FIFO 메모리의 독출을 위한 FIFO 메모리 독출 신호 발생수단,상기 FIFO 메모리의 기입을 위한 FIFO 메모리 기입신호 발생수단, 상기 FIFO 메모리 독출신호 발생수단과, 상기 FIFO 메모리 기입신호 발생수단에 연결된 입출력 버스 정합장치 제어수단, 상기 입출력 버스 정합장치 제어수단에 연결된 전송데이타 카운터 수단, 상기 입출력 버스 정합장치 제어수단에 연결된 DMA 처리 요구신호 발생수단으로 구성된다.

이하 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.

제1도는 본 발명이 적용된 입출력 장치의 이중화 운용을 나타내는 블럭도이다.

도면에서 1은 주 프로세서 유니트, 2는 주 메모리, 3은 입출력 정합 유니트, 4와 4'는 입출력 장치를 나타낸다.

주프로세서 유니트(1)의 제어에 의해 주 메모리(2)와 이중화된 입출력 장치는(4,4') 사이의 데이타 전송을 입출력 정합 유니트(3)를 통하여 수행한다.

도면에서 굵은 선은 시스템 버스로서 32비트 단위의 데이타 처리가 가능하고, 가는선은 8비트 단위의 데이타를 처리하는 범용 입출력 버스임을 나타낸다.

제2도는 제1도에서의 입출력 정합 유니트(3)내의 고속 입출력 처리부를 블록화한 도면이다.

도면에서 5는 내부 콘트롤러, 6은 DMA 제어부, 7은 FIFO 메모리, 8은 입출력 데이타 분배장치, 9와 9'는 입출력 버스 정합장치, 10은 입출력 제어장치를 나타낸다.

고속 입출력 처리부는 시스템 버스와 연결된 DMA 제어부(6), 시스템 버스와 연결된 FIFO 메모리(7), 상기 FIFO 메모리(7)에 연결된 입출력 데이타 분배장치(8), 상기 입출력 데이타 분배장치(8)에 연결된 입출력 버스 정합장치(9,9'), 상기 DMA 제어부(6)와 FIFO 메모리(7)와 입출력 버스 정합장치(9,9')에 연결된 입출력 제어장치(10), 상기 입출력 제어장치(10)에 연결된 내부 콘트롤러(5)로 구성되어 있다.

주 메모리(2)로부터 FIFO 메모리(7) 사이이 데이타 송수신은 직접 DMA의 제어를 받아 이루어지고 있으나, 입출력 장치(4)와 FIFO 메모리(7) 사이의 데이타 송수신은 입출력 데이타 분배장치(8)을 통하여 별도의 하드웨어 회로로 구성된 입출력 제어장치(10)의 제어를 받아 수행된다.

제3도는 본 발명에 의한 입출력 제어장치 전체 블럭도로서, FIFO 메모리(7)의 독출을 위한 FIFO 메모리 독출신호 발생기(12), FIFO 메모리(7)의 기입을 위한 FIFO 메모리 기입 신호 발생기(13), FIFO 메모리(7)에서 입출력 버스 정합장치(9,9')로 데이타 전송시 전송의 완료를 입출력 버스 정합장치(9,9')에 알리는 역할을 하는 전송 데이타 카운터(14), FIFO 메모리(7)에서 주 메모리(2)로 데이타 송수신시 입출력 버스 정합장치(9,9')로 부터 FIFO 메모리(7)에 일정량의 데이타가 수록된 상태에서 DMA(도면에 도시하지 않음)에 의한 처리를 요구하는 DMA 처리 요구 신호 발생기(11) 및 상기 DMA 처리 요구신호 발생기(11)와 FIFO 메모리 독출 신호 발생기(12)와 FIFO 메모리 가입 신호 발생기(13)와 전송 데이타 카운터(14)와 연결된 입출력 버스 정합장치 제어기(15)로 구성되어 있다.

제4도는 FIFO 메모리 독출신호 발생기(12)에 대한 상세회로도이다.

도면에서 16은 D플립플롭, 17은 4비트 쉬프트 레지스트, 18은 PAL(Programmable Array Logic)을 나타낸다,

FIFO 메모리 독출신호 발생기(12)는 상시 전압이 인가되고 클력단자에 데이타 전송요구 기입 신호(PRQW)가 인가되는 D플립플롭(16), 상기 D플립플롭(16)의 출력단이 클럭단자에 연결되고 출력단자(Q1,Q2,Q3)의 출력 신호가 피드백되어 입력단자(D0,D1,D2)에 연결되는 4비트 쉬프트 레지스터(17), 상기 4비트 쉬프트 레지스터(17)의 출력단자(Q0,Q1,Q2,Q3)가 입력단자에 연결되며 기입신호(W)와 FIFO 기입신호및 FIFO 독출 데이타 없음신호가 인가되고 FIFO 메모리 독출신호를 출력하여 FIFD 메모리 독출신호을 오아링한 신호단자가 D플립플롭(16)의 클리어 단자에 연결되며 상기 4비트 쉬프트 레지스터(17)의 입력단자(D3)에 데이타의 초기값을 제공하는 PAL(18)로 구성된다. FIFO 메모리 독출신호 발생기(12)는 서로 다른 데이타 전송과정에서 나타나는 두가지 경우에 대하여 FIFO 메모리 독출신호를 발생하는 회로이다,

첫째는 FIFO 메모리(7)의 데이타를 입출력버스 정합장치(9,9')로 전송하는 경우로서 32비트로 기입된 FIFO 메모리(7)로 부터 순차적으로 8비트 단위의 데이타를 독출하는 경우이다.

둘째는 FIFO 메모리(7)로 부터 주 메모리(2)로 데이타를 전송하는 경우로서 전자와는 달리 32비트 단위의 데이타가 전송되기 위하여 4개로 병렬구성된 8비트 처리용 FIFO 메모리(7)로부터 동시 독출이 가능하여야 한다.

전자의 경우인 FIFO 메모리에서 입출력 버스정합 장치(9,9')로의 데이타 전송시 입출력 버스정합 장치(9,9')에 제공되는 바이트 단위의 데이타 전송요구기입(DRQW)신호가 4비트 쉬프트레지스터(17)의 클럭에 입력되면 프로그래머블 어레이 로직회로인 PAL(18)에서 제공되는 D3의 초기값('1')이 Q3,Q2,Q1,Q0로 차례로 쉬프트 되어짐에 따라 제4도 (b)의 타이밍도와 같이 각 FIFO 메모리(7)의 독출신호를 발생한다.

여기서 입력신호는 FIFO메모리(7)로 부터 제공되는 신호로서 FIFO내에 독출될 데이타가 없음을 의미하며 이 신호가 인에이블되면 해당 FIFO의 데이타 독출은 금지된다.

신호는 FIFO 독출신호중 어느 하나라도 인에이블되면 인에이블되는 신호로서 D플립플롭(16)의 출력신호를 클리어시킨다.신호는신호를 200ns 지연시켜 FIFO 메모리(7)의 독출신호를 유효시간만큼 유지시켜 주는 역할을 한다.

후자는 FIFO 메로리(7)의 데이타를 주 메모리(2)로 전송하는 경우로서 8비트로 처리되는 4개의 FIFO 메모리(7)로부터 병렬로 동시에 전송되기 위하여 FIFO 기입신호와 기입신호 ()가 동시에 만족되면 FIFO 독출신호가 동시에 발생된다.

제5도는 FIFO 메모리 기입신호발생기(13)에 대한 상세 회로도이다.

도면에서 19는 D플립플롭, 20은 4비트 쉬프트레지스터, 21은 PAL을 나타낸다.

FIFO 메모리 기입신호 발생기(13)는 상시 전압이 인가되고 클럭단자에 데이타 전송요구 독출신호(DRQR)가 인가되는 D플립플롭(19) 상기 D플립플롭(19)의 출력단이 클럭단자에 연결되고 출력단자(Q1,Q2,Q3)의 출력신호가 피드백되어 입력단자(D0,D1,D2)에 연결되는 4비트 쉬프트 레지스터(20), 상기 4비트 쉬프트 레지스터(20)의 출력단자(Q0,Q1,Q2,Q3)가 입력단자에 연결되며 기입신호(W)와 FIFO 독출신호(및 FIFO 내 독출 데이타가 완전히 채워져 있음을 나타내는 신호가 인가되고 FIFO 메모리 기입시노()를 출력하여 FIFO 메모리 기입신호()를 오아링한 신호()단자와 D플립플롭(19)의 클리어 단자에 연결되며 상기 4비트 쉬프트 레지스터(20)의 입력단자(D3)에 데이타의 초기값을 제공하는 PAL(21)로 구성된다.

FIFO 메모리 기입신호 발생기(13)는 제4도에서와 같이 서로 다른 두가지 경우에 대하여 FIFO 메모리 기입신호()를 발생하는 회로이다.

첫째는 입출력 버스 정합장치(9,9')의 데이타를 FIFO 메모리(7)로 전송하는 경우로서 8비트 단위의 데이타를 4개의 FIFO 메모리(7)에 순차적으로 기입하는 경우이다.

둘째는 주 메모리(2)로 부터의 데이타를 FIFO 메모리(7)로 기입하는 경우로서 전자와는 달리 32비트 단위의 데이타가 전송되기 위해서 4개의 FIFO 메모리(17)에 전자의 경우인 FIFO 메모리(7)에서 입출력 버스정합 장치(9,9')로의 데이타 전송시 입출력 버스정합장치(9,9')에서 제공되는 바이트단위의 데이타 전송요구 독출(DRQR) 신호가 4비트 쉬프트 레지스터(20)의 클럭에 입력되면 프로그래머블 어레이 로직회로인 PAL(21)에서 제공되는 D3의 초기값('1')이 Q3,Q2,Q1,Q0 순으로 쉬프트되어짐에 따라 제5도 (b)의 타이밍도와 같이 각 FIFO 메모리(7)의 기입신호()를 발생한다.

이때 FIFO 메모리(7)에서 제공되는 신호()는 FIFO 메모리(7)가 완전히 채워져 있음을 나타내며 이 신호가 인에이블 되면 해당 FIFO 메모리(7)에의 데이타 기입이 금지된다.신호는 FIFO 기입신호()중 어느 하나라도 인에이블되면 인에이블되는 신호로서 D플립플롭(19)의 출력을 클리어시킨다.

신호는신호를 200ns 지연시켜 FIFO 메모리 기입시의 유효시간을 보장하여준 후 FIFO 기입신호()를 종단시키는 역할을 한다.

후자의 경우는 주 메모리(2)의 데이타를 FIFO 메모리(7)로 전송하는 경우로서 32비트 단위로 구성되어진 데이타를 4개의 FIFO 메모리(7)에 병렬로 동시에 기입하기 위하여 PAL(21)의 입력신호()와 기입신호()가 동시에 만족되는 경우에 의하여 FIFO 메모리를 기입한다,

제6도는 DMA 처리요구신호 발생기(11)에 대한 회로도이다.

도면에서 22는 8진레지스터/카운터회로, 23은 PAL을 나타낸다. DMA처리요구 신호 발생기(11)는 DMA 시작포인터가 내부 콘트롤러(5)의 데이타 버스(LD0 ~ LD7)를 통해 인가되며 데이타 전송요구신호(DRQ)가 클럭단자에 인가되는 8진 레지스터/카운터회로(22), 상기 8진레지스터/카운터회로(22)에 로드(LOAD)신호를 전송하고 또한 출력 단자에 연결되며 내부콘트롤러(5)내에 있는 레지스터에서 전송하는 신호(FIFOWQ,FIFOQR)가 인가되고 모든 FIFO 메모리(7)가 비어 있음을 나타내는 신호(ALLEF)와 모든 FIFO 메모리(4)가 채워져 있음을 나타내는 신호(ALLEF) 가 인가되고 DMA 처리요구신호를 출력하는 PAL(23)로 구성되어 있다.

입출력장치(4,4')로 부터의 데이타 전송을 8비트인데 비하여 DMA에 의해 주 메모리(2)로 읽어들일 경우는 32비트 단위의 고속 전송이기 때문에 속도차가 생기게 된다.

이러한 상황에서 FIFO 메모리(7)의 입출력간의 데이타 전송을 동시에 이루어지게 한다면 FIFO 메모리(7)로 부터 주메모리(2)로의 데이타 전송을 제어하는 주 프로세서의 경우 기다리는 시간이 많아 시스템 차원의 손실을 가져온다.

이를 고려하여 입출력장치(4,4')로부터 FIFO 메모리(7)로 데이타 전송이 이루어질때 일정량의 데이타를 FIFO 메모리(7)에 채운 후 처리가 빠른 DMA에 의해 주 메모리(2)로 데이타를 전송하면 시스템 버스의 효율을 높일 수 있다. 로드신호에 의해 DMA시작 포인타를 내부 콘트롤러(5)의 데이타 버스(LD0 ~ LD7)를 통해 8진레지스터/카운터회로(22)에 프리세팅하면 입출력 버스 정합장치(9,9')에서 요구되는 DRQ신호에 의해 전송 데이타의 바이트 수를 카운타하여 PAL(23)에서 DMA 처리요구신호를 DMA 제어부(6)로 보낸다,

이때 FIFOQW가 인에이블되어 모든 FIFO 메모리(7)가 비어 있음을 나타내는 신호(ALLEF)가 디스에이블되면 FIFO 메모리(7)로 부터 입출력버스 제어장치간의 데이타 전송이 이루어지고, FIFOQR가 인에이블되어 모든 FIFO 메모리(7)가 채워져 있음을 나타내는 신호(ALLEF) 가 디스에이블 되면 입출력버스 제어장치로부터 FIFO 메모리(7)간의 데이타 전송이 이루어진다. DRQA, B는 입출력버스 정합 장치 A,B(9,9')로부터 입출력 제어장치(10)로 데이타 전송을 위한 제어 요청을 하는 신호이다. PAL(23)에 인가되는 선택신호(SEL0 ~ SEL2)는 입출력 데이타 분배장치(8)에서 이중화된 입출력 버스의 선택을 위한 신호이다. 입출력 버스 A와 B를 구분해준다.

제7도는 전송데이타 카운터(14)를 나타내는 회로도이다.

도면에서 24는 16진레지스터/카운터회로를 나타내고 A1과 A2는 앤드게이트를 나타낸다.

전송데이타 카운터(14)는 내부콘트롤러(5)의 바이트 전송부를 검사하는 신호(PLOAD)가 전송되고 데이타 전송종료 포인터를 데이타버스(LD0 ~ LD15)를 통해 전송하고, 데이타 전송요구 기입신호(DRQW)가 클럭단자에 인가되는 16진레지스터/카운터회로(24), 상기 16진레지스터/카운터 회로(24)의 출력신호와 선택신호(SEL1,SEL2)가 인가되며 데이타 전송종료신호를 입출력버스 정합장치(9,9')로 출력하는 앤드게이트(A1,A2)로 구성된다.

로드 신호에 의해 데이타 전송종료 포인터를 로킬 프로세서의 데이타 버스(LD0 ~ LD15)를 통해 레지스터에 프리세팅하여 DRQW에 의해 바이트 단위의 카운트를 하여 카운트 종료시 데이타 전송종료신호를 입출력버스 정합장치(9,9')에 보낸다.

이때 선택신호(SEL1)가 인에이블 되어 있으면를 입출력버스 정합장치 A(9)에 보내고, 선택신호(SEL2)가 인에이블 되어 있으면를 입출력버스 정합강치 B(9')에 보낸다. PLOAD는 전송되는 데이타의 카운타 수를 내부 콘트롤러(5)가 전송 도중 알아보기 위해 입력된다.

상기한 바와같이 본 발명은 시스템 버스의 효율을 높이고 데이타 전송속도를 극대화할 수 있으며 송수신경로를 유연하게 제어할 수 있는 효과가 있다.

Claims (7)

1. 내부 콘트롤러(5), DMA 제어부(6), FIFO 메모리(7), 이중화되어 있는 입출력 버스 정합장치(9,9')를 포함하여 구성된 전전자 교환기의 고속 입출력 데이타 처리를 위한 입출력 제어장치에 있어서; 상기 FIFO 메모리(7)의 독출을 위한 FIFO 메모리 독출 신호 발생수단(12), 상기 FIFO 메모리(7)의 기입을 위한 FIFO 메모리 기입신호 발생수단(13), 상기 FIFO 메모리 독출신호 발생수단(12)과 상기 FIFO 메모리 기입신호 발생수단(13)에 연결된 입출력 버스 정합장치 제어수단(15), 상기 입출력 버스 정합장치 제어수단(15)에 연결된 전송데이타 카운터 수단(14), 상기 입출력 버스 정합장치 제어수단(15)에 연결된 DMA 처리요구신호 발생수단(11)으로 구성됨을 특징으로 하는 전전자 교환기의 입출력 제어장치.
2. 제1항에 있어서, 상기 FIFO 메모리 독출신호 발생수단(12)은 상기 입출력버스 정합장치(9,9')로 부터 출력되는 데이타 전송요구 기입신호(DRQW)가 클럭단자에 인가되는 제1D플립플롭(16), 상기 제1D플립플롭(16)의 출력단자에 클럭단자가 연결된 제1쉬프트 레지스터수단(17), 및 상기 제1쉬프트 레지스터 수단(17)의 출력단자에 입력단자가 연결되고 FIFO 기입신호()와 기입신호()와 FIFO 내 독출 데이타 없음신호(내지)가 인가되고 일 출력단자에 제1쉬프트 레지스터 수단(17)의 입력단자(D3)가 연결되고 타 출력단은 상기 제1D플립플롭(16)의 클리어 단자에 연결되어 FIFO 메모리 독출신호(내지)를 발생하는 제1PAL(18)로 구성됨을 특징으로 하는 전전자 교환기의 입출력 제어장치.
3. 제1항에 있어서, 상기 FIFO 메모리 기입신호 발생수단(13)은 상기 입출력 버스 정합장치(9,9')로부터 출력되는 데이타 전송 요구기입신호(DRQR)가 클럭단자에 인가되는 제2 D플립플롭(19), 상기 제2 D플립플롭의 출력단자에 클럭단자가 연결된 제2쉬프트 레지스터수단(20), 및 상기 제2쉬프트 레지스터 수단(20)의 출력단자에 입력단자가 연결되고 FIFO 독출신호()와 기입신호()와 FIFO 내 독출데이타가 완전히 채워졌음을 나타내는 신호가 인가되고 일출력단자에 제2쉬프트레지스터 수단(20)의 입력단자(D3)가 연결되고 타 출력단은 상기 제2 D플립플롭(19)의 클리어 단자에 연결되어 FIFO 메모리기입신호를 발생하는 제2 PAL(21)로 구성됨을 특징으로 하는 전전자 교환기의 입출력 제어장치.
4. 제1항에 있어서, 상기 DMA 처리 요구 신호 발생수단(11)은 상기 내부 콘트롤러(5)가 입력단과 연결되며 데이타 전송요구 신호(DRQ)가 클럭단자에 인가되는 제1레지스터/카운터 수단(22), 상기 제1레지스터/카운터 수단(22)의 출력단에 연결되고 제1레지스터/카운터 수단(22)에 로드(LOAD) 신호를 전송하며 내부 콘트롤로(5)내에 있는 레지스터에서 전송하는 신호(FIFQW,FIFOQR)가 인가되고 모든 FIFO 메모리(7)가 채워져 있음을 나타내는 신호(ALLEF)와 비어있음을 나타내는 신호(ALLEF)가 인가되고 DMA 제어부(6)에 DMA 처리요구신호를 출력하는 제3PAL(23)로 구성됨을 특징으로 하는 전전자 교환기의 입출력 제어 장치.
5. 제1항에 있어서, 전송데이타 카운터(14)는 내부 콘트롤러(5)의 바이트 전송수를 검사하는 신호(PLOAD)와 데이타 전송종료 포인터 신호 및 데이타 전송요구 기입신호(DRQW)가 인가되는 제2레지스터/카운터 수단(24), 상기 제2레지스터/카운터 수단(24)에 연결되고, 선택신호가 인가되어 데이타 전송종료신호를 입출력 버스 정합장치(9)로 전송하는 제1앤드 게이트(A1), 상기 제2레지스터 카운터 수단(24)에 연결되고 선택신호가 인가되어 데이타 전송 종료신호를 입출력 버스 정합장치(9)로 전송하는 제2앤드 게이트(A2)로 구성됨을 특징으로 하는 전전자 교환기의 입출력 제어장치.
6. 제2항 또는 3항에 있어서, 상기 제1 및 제2쉬프트 레지스터(17,28)는 4비트 쉬프트 레지스터임을 특징으로 하는 전전자 교환기의 입출력 제어장치.
7. 제4항 또는 제5항에 있어서, 상기 제1레지스터/카운터수단(22)은 8진 레지스터/카운터 회로이고, 제2레지스터/카운터수단(24)은 16진 레지스터/카운터 회로임을 특징으로 하는 전전자 교환기의 입출력 제어장치.