SU1236452A1 - Многоканальное устройство дл регистрации информации - Google Patents

Abstract

Изобретение относитс  к автоматике и контрольно-измерительной технике и может быть использовано в измерительных системах дл  многоканальной регистрации информации. Цель изобретени  - повышение быстродействи . В многоканальное устройство дл  регистрации информации, содержащее мультиплексор, блок управлени , блок регистрации и блоки преобразовани  данных, каждый из которых содержит усилитель, аналого-цифровой преобразователь, регистр сдвига, введены дешифратор, демультиплексор и элементы И-НЕ, в каждый блок преобразовани  данных введен элемент задержки. 20 ил. о (Л ю оо СГ5 и ел to

Description

Изобретение относитс  к автоматике и контрольно-измерительной техни-. ке и может быть использовано в измерительных системах дл  многоканальной регистрации информации.

Целью изобретени   вл етс  повышение быстродействи  устройства.

На фиг. 1 представлена структурна  схема устройства; на фиг. 2 - схема блока преобразовани  данных; на фиг. 3 - схема элемента задержки; на фиг. 4 - временные диаграммы входных и выходных сигналов элемента задержки; на фиг. 5 - схема демульти- плексора; на фиг. 6 - структурна  схема блока управлени ; на фиг. 7 - структурна  схема микропроцессора; на фиг. 8 - программируемый последовательный интерфейс; на фиг. 9 - программируемый параллельный интерфейс; на фиг. 10 буферный регистр; на фиг. 11 - шинньш формирователь; на фиг. 12 -блок регистрации; на фиг 13 - схема управлени  след щей системы; на фиг. 14 - кодовые комбинации датчиков положени  двигател  след щей системы; на фиг. 15 - временные диаграммы состо ни  ключей коммутатора; на фиг. 16 - расположение сегментов термопечатающей головки, размещенной на каретке; на фиг. 17 - принципиальна  схема дешифратора термопечатающей головки; на фиг. 18 - преобразователь угол - код; на фиг. 19 - блок-схема алгоритма работы устройства; на фиг. 20 - блок-схема алгоритма след щего уравновешивани  блоков преобразовани ,

Устройство (фиг. 1) содержит дат- чики 1, усилители 2, элементы 3 задержки , выход младшего разр да аналого-цифрового преобразовател   вл етс  выходом Готовность данных 4,, аналого-цифровой преобразователь (АЦП) 5, выходную шину 6, регистр 7 сдвига, оптронные переключатели 8 - 10, отражающие блоки 11-1, 11-N пребразовани  данных, элементы И-НЕ 12-1, ..., 12-N выходы 13 - 15 дешифратора 16, мультиплексор 17, блок 1 управлени , содержаш:ий ОЗУ 19, модуле параллельного интерфейса 20, посто нное запоминающее устройство

(ПЗУ) 21, микропроцессор 22, последо- s5 терфейса, регистр 84 признаков, сты- вательный интерфейс 23, делитель 24 ковое ЗУ 85, устройство 86 управле- частоты, генератор 25 тактовых импульсов , выходную шину 26 модул  паmtK ,, блоки и устройства микропроцессора св заны между собой с помощью

s

0

5

0

0

5

раллельного интерфейса 20, демульти- плексор 27, блок 28 регистрации.

Кроме того, устройство (фиг. 2) содержит вход 29 оптронного переключател  9, инвертор 30, вход 31 элемента задержки, вход 32 разрешени  записи сдвигового регистра 7, элементы И 33, выход 34 одного из элементов И, входы 35 сброса триггеров 36, выход 37 сдвигового регистра 7, выход 38 оптронного переключател  8, шину 39 нулевого потенциала, информационный вход 40 АЦП 5, выходы 41 элементов И, выход 42 элемента И триггера 36 младшего разр да, управл ющий вход 43 АЦП 5, входы-44 оптронньпс переключателей 9 и 10, вход 45 разрешени  считывани  сдвигового регистра 7, вход 46 оптронного переключател  8, вход 47 оптронного переключател  10, а также одно- вибраторы (фиг. 3) с импульсным и потенциальным запусками, построенные на элементах И-НЕ и PC звень х 48-51.

Време1нна  диаграмма сигналов на входе и выходах A,B,C,D,E ,F , G 52 всех элементов 3 задержки показана на фиг. 4.

Устройство (фиг. 5) имеет вход 53 стробировани  демультиплексора 27, адресные входы 54 - 56, информационный вход 57, магистральные усилители 58-1 - 58-8, выходы 59-1 - 59-8 демультиплексора, а также выходы Чтение и Запись 60 и 61 (фиг.6) микропроцессора, вход 62 сброса микропроцессора , -выход 63 ГТИ, выход 64 синхроимпульсов микропроцессора, общую шину 65, выход 66 передачи - приема данных микропроцессора, выход 67 разрешени  передачи данных, регистр 68,, шину 69 нулевого потенциала , шинный формирователь 70, входы 71

чтеют , входы запись 72 ОЗУ, ПЗУ, последовательного интерфейса 23, вход 73 синхронизации приема, вход 74 приема данных интерфейса 23, адресные шины 755 76 параллельных интерфейсов 77 - 79, блок 80 регистров общего назначени  и индексных регистров (фиг. 7)5 указатель 81 команд, арифметико-логическое устройство (АЛУ) 82 J, блоки 83 внутреннего ин

терфейса, регистр 84 признаков, сты- ковое ЗУ 85, устройство 86 управле-

mtK,, блоки и устройства микропроцессора св заны между собой с помощью

ногоразр дной шины 87 данных и правлени 

Кроме того, устройство (фиг, 8) содержит входную шину 88 данных, буфер 89 данных, буфер 90 приемника, 5 вход Команда-данные 91, блок 92 управлени  записью/чтением, блок 93 управлени  приемом/передачей, вход 94 тактовых импульсов, вход 95 сброса, вход 96 выбора кристалла, а также ши- ну 97 данных управлени  (фиг. 9), трехстабильный восьмиразр дный буфер 98 данных, блок 99 управлени  каналами ввода - вывода ,С , внутреннюю магистраль 100, буферный ре- 5 гистр 101 канала ввода - вывода А , выходные шины 102, буферный регистр 103 канала ввода-вывода С, выходные шины 104, 109, вход 105 сброса блок 106 управлени  Чтение / Запись , 20 блок 107 управлени  каналами , , буферный регистр 108 канала ввода-вывода С, вход 110 выбора кристалла, буферный регистр 111 канала ввода-вывода В , выходные шины 112, кроме того,5 имеет (фиг. 10) входы 113 буферного регистра, идентичные  чейки 114, состо щие изD -триггеров и трехстабиль- ных магистральных усилителей, выходную шину 115 буферного регистра, 30 вход 116 стробировани  приема данных в регистр, вход 117 стробировани  разрешени  передачи, входы/выходы 118 (фиг. 11) шинного формировател , идентичные  чейки 119, состо щие из 35 двух- трехстабильных магистральных усилителей, включенных по кольцевой схеме, входы/выходы 120 шинного формировател , вход 121 управлени  раз- решени  передачи, вход 122 управ- 0 лени  направлени  передачи, трех- стабильные магистральные усилители 123, преобразователь 124 угла поворота двигател  (фиг, 12)коммутатор 125, датчик 126 положени  рото- 5 ра двигател , коммутатор 127, дешифратор 128 термопечатакнцей головки, двигатель 129, коммутатор 130 печатающего механизма, шаговый двигатель 131 лентопрот жного механизма, 50 каретку 132 с термопечатающей головкой , термочувствительный носитель 133 записи, шаговьй двигатель- 134 печатающего механизма,

Кроме того, устройство (фиг. 13) 55 имеет полевые транзисторы 135 и 136, выходы 137 и 138 элементов И-НЕ, катушки 139 и 140 датчиков положени .

которые расположены по обе стороны металлического флажка 141, транзисторные ключи 142 - 145, восьмиразр дный буферный регистр 146, источник 147 посто нного напр жени , тран- зис.торные ключи 1Д8 - 151, выходы 152 - 159 буферного регистра 146, подключенные по отдельности к управ- входам транзисторньтх ключей 142 - 145 и 148 - 151,

На фиг. 14 показаны кодовые комбинации , возникающие при вращении дни- гател  129 на выходах 137 и 138 формировател  датчиков положени  и на выходах 152 - 159 буферного регистра 146; на фиг. 15 - временные диаграммы , отражающие состо ние ключей в зависимости от уровней выходных 13( и 138 сигналов датчиков положени  при вращении двигател . Единичные пр моугольные импульсы соответствуют открытоьгу состо нию одной из четырех пар ключей: 142, 149; 144, 151; 143, 148 и 145, 150; на фиг. 16i- расположение нагревательных сегментов 160 - 168 термопечатающей головки

Устройство (фиг. 17) coдepiжит также транзисторные ключи 169 - 176, буферный регистр 177, вхрды 178 буферного регистра 177, кодовый диск 179 (фиг. 18), светодиоды 180, фототранзисторы 181, выходы которых соединены с входами логических элементов ИЛИ-НЕ, выходВ 182 преобразовател  угол - код.

Предлагаемое устройство работает следующим образом.

После включени  устройства в сеть питани  микропроцессор 22 начинает последовательную выборку команд из ПЗУ 21, по командам первой группы, вьшолн юшдм операции начальной установки и считывани  входных данных микропроцессор, через модуль параллельного интерфейса 20 вьадает сигналы с уровнем логической 1 на стро- ируюш:ие входы дешифратора 16 и де- мультиплексора 27,

В результате на всех выходах дешифратора 16 и демультиплексора 27 возникают сигналы с уровнем логической 1, что приводит к установлению уровн  логического О на выходах элементов И-НЕ 12 и уровней логической 1 на выходах оптронных переключателей инверторов 9,

Выходные сигналы инверторов 9 поступают на входы Сброс/Запуск всех

аналого-цифровых преобразователей 5, которые сбрасывают и перевод т свои выходные шины 6 в состо ние высокого импеданса (третье состо ние).

Установка логической 1 ria выходах д мультиплексора 27 в результате его стробировани  приводит к возникновению логического О.

На выходах всех оптронных пере- ключателей инверторов 10 и на всех входах Считывание уровень логического О устанавливаетс  на всех входах Считывание сдвиговых регистров 7.

Одновременно с описанными процес- вами, протекающими сразу после включени  устройства в сеть, с помощью схемы начальной установки происходит сброс (очистка) сдвиговых регист- ров 7, при этом на выходах всех регистров 7 возникают сигналы с зфовне логического О, а на выходах оптронных элементов - сигналы с уровнем логической 1.

На этом процесс подготовки устройства к работе заканчиваетс  и начинаетс  выполнение команд считывани  данных.

Микропроцессор 22 выдает адрес первого датчика на адресные шины мультиплексора 17, дешифратора 16 и де- мультиплексора 27 и затем сбрасывает стробирующий сигнал с входа дешифратора 16. В результате на первом выходе 15 дешифратора возникает логический О, а на остальных его выходах остаютс  сигналы с уровнем логической 1.

Возникновение сигнала с уровнем логического О на выходе 13 дешифратора приводит к изменению уровней сигналов на выходах первого и второго элементов 12 И-НЕ с О на 1 и, соответственно, уровни логической t на выходах оптронных переключателей (инверторов) 9 первого и второго блока преобразовани  данных замен ютс  уровн ми логического О, тогда как уровни логической 1 на выходах оптройных переключателей 9 всех остальных каналов остаютс  неизменными.

Как только на выходах оптронных элементов 9, подключенных к входам Сброс/Запуск аналого-цифровг х пре- образователей 5 первого и второго каналов, возникает логический О, в АЦП этих каналов начинаетс  про5

5

5

5

5 0

5

цесс аналого-цифрового преобразов-а:- ни , При этом выходы АЦП 5 остальных каналов остаютс  в высокоимпедансном состо нии. Аналого-цифровое преобразование осуществл етс  аппаратньпи путем без участи  i-икропроцессора 22.

Одновременно с процессом аналого- цифрового преобразовани  в результате .выдачи адреса первого датчика на адресную шину мультиплексора 17 выходной сигнал первого блока 11-1 преобразовани  данных с выхода опт- ронного переключател  8 через мультиплексор 17 поступает на вход программируемого последовательного интерфейса 23,

По очередной команде микропроцессор 22 вводит в интерфейс 23 слово управлени , которое переводит его в режим асинхронного приема информации , поступающей на его вход с выхода мультиплексора 17,

В этом режиме интерфер1С 23 определ ет уровень логической 1 или логический О присутствует на входе интерфейса и оповещает об этом уровне микропроцессор 22.

На выходах всех блоков преобразо вани  данньтх и, следовательно, на входе интерфейса 23 в рассматриваемый момент имеет место сигнал с уровнем логической 1, как только микропроцессор 22 это устанавливает, происходит переход микропроцессора в состо ние ожидани  до по влени  на входе интерфейса 23 сигнала с уровнем О,

Одновременно с выполнением циклов ожидани  происходит аналого-цифровое преобразование входных сигналов первого и второго каналов.

После окончани  аналого-цифрового преобразовани  на выходах Готовность данных 4 АЦП 5 происходит изменение уровней сигналов с логической 1 на логический О и на выходных шинах 6 АЦП первого и второго каналов устанавливаютс  ц нфровые эквиваленты сиг- калов первого и второго датчиков со- ответс€ венно. Затем происходит параллельный ввод выходных данных А1Щ 5 в сдвиговые регистры 7 первого и второго блоков преобразовани  данных с помощью элементов. 3 задержки.

Как только на выходе 4 АЦП и, следовательно , на входе элемента 3 задержки возникает логический О, на

выходе схемы задержки возникает единичный импульс записи, по которому во все разр ды регистра 7 одновременно записываютс  выходные данные всех разр дов АЦП, а в самый мпадишй раз- р д регистра записываетс  логическа  1,  вл юща с  инверсией выходного сигнала Готовность данных 4 АЦП.

Записанна  в младший разр д регистра 7 логическа  1 оказьгеаетс  на в-ходе оптронного переключател  8, на выходе которого возникает при этом сигнал (Стартовый бит) с уровнем логического О, поступающий че-рез мультиплексор 17 на вход интерфейса 23.

Как только микропроцессор 22 устанавливает , что на входе интерфейса 23 установилс  логический О, происходит переход к команде, осуществл ющей сброс стробировани  де- мультиплексора 27 и, вследствие этого , единичные тактовые импульсы генератора 25 с выхода делител  24 частоты проход т на первый выход де- мультиплексора и через оптронный элемент 10 поступают на вход Считывание регистра 7 первого блокц 11-1 преобразовани  данных.

В результате действи  каждого фронта тактового импульса записанное в регистр 7 слово сдвигаетс  на один разр д вправо, благодар  чему происходит последовательна  передача всех разр дов слова данных через первый вход мультиплексора 17 в интерфейс 23 синхронизаци  приема каждого бита данных, в котором осуществл етс  с помощью тех же тактовых импульсов, поступающих на вход синхронизации интерфейса 23 с выхода делител  24 частоты,

В соответствии с полученной от микропроцессора инструкцией интер- фейс 23 осуществл ет преобразование последовательного формата входных данных в параллельный и производит счет числа разр дов принимаемых данных . Как только все разр ды слова данных прин ты, происходит прием последнего стопового .бита, записанного в старший разр д.регистра 7 с уровнем логического О и имеющего уровень логической 1 на первом вхо де мультиплексора 17.

Как только интерфейс 23 устанавливает , что стоповый бит прин т, он

5

0

0

5

5 0 5

оповещает микропроцессор 22 о том, что слово данных,  вл ющеес  цифровым эквивалентом входного сигнала первого блока преобразовани  , введено в интерфейс и готово к загрузке в микропроцессор . Затем выполн етс  группа команд микропроцессора 22, по которым сначала отключаетс  (строби- руетс ) демультиплексор 27, а затем происходит передача слова данных из интерфейса 23 в микропроцессор 22 и последующа  обработка слова данных по известным алгоритмам сравнени  данных с уставкам линеаризации характеристик датчиков и др.

После окончани  цикла обработки данных }Ф1кропроцессор 22 выдает на

адресные шины дещифратора 16 и мультиплексора 17 адрес второго датчика .

В св зи с тем, что аналого-цифровое преобразование происходит одновременно в первом и втором блоках преобразовани  данных, к моменту считывани  данных первого блока преобразовани  данные второго блока преобразовани  уже подготовлены к считыванию , поэтому после выдачи адреса второго датчика на мультиплексор 17 микропроцессор 22 сразу устанавливает , что на входе интерфейса 23 присутствуют логичекий О и, следовательно , данные второго блока преобразовани  могут быть прин ты в интерфейс 23.

Как только готовность данных второго блока преобразовани  устанавливаетс , микропроцессор 22 выдает адрес второго датчика на адресную тину дe yльтиплeкcopa 27 и, как следствие , начинаетс  поступление тактовых импульсов генератора 25 через оптронный переключатель 10 второго канала на вход считывани  регистра 7 этого канала, т.е. начинаетс  аналогичньш описанному процесс последовательной побитной передачи цифрового эквивалента сигнала второго датчика в интерфейс 23.

При вьщаче адреса второго блока преобразовани  данных на выходе 14 дешифратора 16 возникает сигнал с уровнем логического О, в результате чего такие же уровни сигналов по вл ютс  на входах второго и третьего элементов И-НЕ 12. Одновременно с началом считывани  данных второго блока преобразовани  данных происходит запуск аналого-цифрового преобразовани  входных данных третьего блока преобразовани  и подготовка данных третьего блока преобразовани  к считыванию.

Если бьктродействие АЦП достаточно высоко по сравнению с быстродействием микропроцессора при обработке данньЕХр то к моменту окончани  процессов считывани  и обработки данных второго канала аналого-цифровое преобразование входных данных третьего канала заканчиваетс  к они ввод тс  в регистр 7 третьего блока преобразовани . Затем микропроцессор выдает адрес третьего блока преобразовани , вследствие чего происходит считывание данных третьего блока пре образовани  и подготовка к считыванию данных четвертого блока преобразовани  и так далее до последнего блока преобразовани  данных, при считывании данных которого подготавливаютс  данные первого блока преобазовани  и цикл считывани  и обработки даннь х всех блоков преобразовани  данных начинает повтор тьс , Совмещение во времени процессов считьшани  и обработки данных любого . блока преобразовани  данных с подготовкой данных следукщёго (1+1)- го.блока преобразовани  данных в предлагаемом устройстве позвол ет существенно повысить быстродействие устройства в св зи с исключением в установившемс  режиме циклов дани  микропроцессора 5 что обеспе- ч. -юает минимизацию времени приема и обработки информации в рассмотренном режиме работы устройства когда регистраци  значений входных данных не производитс J и позвол ет повысить частоту коммутации выходных данных каналов по сравнению с частотой кo rмyтaции известного устройства.

Регистраци  значений входньк сигналов про;водитс  в предлагаемом устройстве периодически через задавае- Mbie оператором интервалы времени., кратные длительности цикла считывани  и обработки данных всех блоков преобразовани ,

Функционирование устройства при выполнении им циклов считывани , обработки данных и регистрации дчннь Х происходит по предлагаемом алгоритму блок-схема которого представлена на фиг о 19.

По предлагаемому алгоритму до начала описанных циклов считьшани i и обработки данных в один из регистров общего назначени  (РОН)В микро- процессора 22 вводитс  с помощью клавишного устройства ввода число N, равное числу циклов считывани  и обработки данных без их регистрахЕИи.

Затем в РОН С вводитс  число п.

равное числу датчиков входнь х сигналов , уменьшенному на единицу, после чего происходит подключение первого датчика по адресу в регистре С и начинаетс  описанный вьппе цикл считываим  и обработки данных всех каналов.

После обработки данных калздого ка- нахга по команде условного перехода , определ ют прошло ли заданное число циклов считьгоани  и обработки.

Если введенное оператором число , то на первом цикле считывани  происходит переход к выполнению команды устанавливающий все ли датчики опрошены в течении текущего цикла, после чего содержимое регистра С уменьшаетс  на единицу и в нем оказываетс  адрес следу1шдего датчика. Как только Первый 1глкп считывани  и обработки данных заканчиваетс , т.е. устанавливаетс 5 что со- дергкимое регистра 8 уменьшаетс  на единицу и затем, так как необходимость регистрации не была установлена 5 ос:лцествл етс  переход к команде

, с которой начинаетс  вьтолне- ние второго дакла считывани  и обработки даннык всех каналов.

После каждого цикла считывани  и обработки содержимое регистра В уменьшаетс  на единицу, поэтому наступает момент, когда В оказываетс  равным нулю.

Как только устанавливаетс , что В-О, определ ют подлежат ли регистраLIHH данные очередного блока преобразовани  данных. Необходимость регистрации данных устанавливаетс  оператором заранее с помощью клавишного устройства с передней панели.

Если параметр регистрации не подлежит , происходит переход к подключению следующего датчика. Затем результат обработки подлежащих регистрации данных очередного блока преобразова- ВИЯ данных записываетс  по своему адресу (адрес находитс  в регистре в ОЗУ 19 и выполн етс  команда прибавлени  единиць к содержимому РОН

D микропроцессора, смысл которой будет  сен из дальнейшего.

Далее, если , подключаетс  следующий датчик, результат обработки данных которого записываетс  в ОЗУ 19 в том случае, если регистрци  данных этого датчика необходима и так далее до конца цикла.

После окончани  цикла считывани  и обработки данных в ОЗУ 19 записывают данные тех датчиков, сигналы которых подлежат регистрации.

Затем после операции А «-Л-1 устанавливаетс , что регистраци  необхо

дима. Дл  получени  максимальной ско-15 меньшего значени  и так далее до рерости регистрации записанные в ОЗУ данные регистрируютс  поочередно в пор дке возрастани  их значений.

Дл  реализации указанной процедуры до начала регистрации происходит поиск наименьшего значени  из всех данных записанных в ОЗУ 19, осуществл емый по любому из известных алгоритмов . Затем начинаетс  процесс регистрации первого наименьшего зна- чени  по алгоритму, который будет описан отдельно.

В процессе регистрации подвижна  каретка с термопечатающей головкой перемещаетс  вдоль термочувствитель- ной диаграммной ленты на рассто ние, пропорционапьное найденному наименьшему значению из значений входных сигналов.

Перемещение каретки производитс  согласно описанному далее алгоритму с помощью программно-управл емой цифровой след щей системы.

После достижени  кареткой установившегос  положени  относительно ди- аграммной ленты происходит посылка адреса датчика, имеющего наименьшее значение входного сигнала на дешифратор термопечатающей головки блока 28 регистра1у1И, в результате про- исход т нагрев соответствуюп;их сегментов головки и подготовка ее к отпечатыванию точки и номера датчика. /

Далее программным путем по извест ному алгоритму происходит управление шаговым двигателем печати, в соответствии с которым он осуществл ет прижим термопечатающей головки к диаграммной ленте на врем , необходимо дл  получени  качественного отпечатка точки и номера датчика,а затем происхо- аит реверс двигател  итермопечатающа 

головка возвращаетс  в исходное положение .

После окончани  регистрации первого наименьшего значени  содержимое регистра D уменьшаетс  на единицу и, если после этой аперации устанавливаетс , что , происходит поиск второго наименьшего значени , т.е. поиск наименьшего значени  из оставшихс  в ОЗУ 19 значений входных сигналов.

Найденное второе наименьшее значение регистрируетс  так же, как и первое , затем осуществл етс  поиск и последующа  регистраци  третьего наигистрации последнего записанного в ОЗ значени .

Число, записанное в регистр D после окончани  цикла считьгеани  и обработки данных, равно числу параметров , подлежащих регистрации и, в общем случае, это число меньше числа датчиков h .

В св зи с тем, что после регистрации каждого из значений входных сигналов содержимое D уменьшаетс  на единицу, все записанные в ОЗУ 19 значени  будут зарегистрированы на диаграммной ленте прибора тогда,когда содержимое Остановитс  равным нулю.

Как только устанавливаетс , что , на коммутатор шарового двигател  лентопрот жного механизма блока 2 регистрации через интерфейс 20 вьща- етс  очередной код управлени  двигателем , ротор которого в результате поворачиваетс  на один шаг и продвигает диаграммную ленту прибора дл  осуществлени  временной развертки регистрируемьтх данных.

Далее, так как цикл регистрации всех данных закончен, происходит возврат к циклам считывани  и обработки данных, т.е. к операци м А -N,P)-n и т.д.

Наибольша  частота регистрации даных имеет место при . В этом случае после каждого цикла обегани  датчиков следует цикл регистрации их сигналов и наоборот.

Промежуток времени Г, между следующими один за другим периодами регистрации данных одного и того же датчика в этом случае определ етс  соотношением

Р Q о ftp

где Т - врем  обработки данных;

Ч Т«

- длительность цикла регистрации всех параметров. складываетс  из суммарного времени уравновешивани  след щей системы,- что составл ет 1 0 с при регистрации- 16 входных данных и суммарного времени термопечати, занимающего не более 0,3 с что,, обычно , не превышает ,20 с, поэтому Тр„с%:,.1,5 с.

Врем  5 затрачиваемое в среднем в течение интервала Тр на регистрацию одного параметраJ составл ет ,при менее 0,1 с, что по крайней мере в 255 раза меньше, чем у известных многоканальных устройств.

Блок-схема алгоритма процесса Зфавновешивани  цифровой след щей системы, вход щей в состав блока 28 регистрации, предлагаемого устрой- ства,. Представлена на фиг, 20.

Процесс уравновешивани  происходит следуюгцим образом.

Сначала из ПЗУ выбираетс  команда проверки содержимого одного из ре-- гистров, общего назначени  РОН В микропроцессора,, Затем, так как в исходном состо нии В 0, на входы восьми силовых ключей коммутатора двигател  след щей системы через вось- миразр дный буферный регистр из модул  интерфейса 20 поступает параллельный код 01100110,  вл к цийс  кодом останова двигател .

Микропроцессор через модуль парал лельного интерфейса 20 принимает выходной код N| преобразовател  124 угол - код (фиг 12)5  вл ющийс  цифровым эквивалентом перемещени  каретки блока регистрации относительно начальной отметки диаграммной ленты

Шкропроцессор вычисл ет разность Np,-N,,N,. ме дчу цифровыми эквиt X к ф

валентами входного сигнала и сигналом .компенсации Nr.

Затем, если разность N. не превышает допускаемого значени  дН, хран щегос  в ПЗУ и определ ющего точность регистрации данных, происходит возврат к выполнению операций основ- ной программы (блок-схема алгоритма которой показана на фиг. 18), если положение каретки не соответствует

значению входного сигнала N , начинаетс  выполнение математических раций C Nn, результатом которых  вл етс  получение числа N,,j. , равного сумме двух слагаемых, первое из ко

торых пропорционально разцости Ng - . ,-N., а второе пропорционально скорое К

ти изменени  этой разности.

Далее определ етс  знак К ли N 05 в одном из

и,

ееV

ла (- программируемого параллельного интерфейса устанавливаетс  уровень логической 1, а если Nr, 0 - уро- вень логического О.

Затем в РОН В микропроцессора из ПЗУ записываетс  число N - цифровой эквивалент линейной зоны след щей систем1з, равный максимальномз значению разн ости Ng N, при достижении которого скорость двигател  след щей системы максимальна.

При увеличении разности N скорость вращени  двигател  след щей системы возрастает, однако при достижении максимального значени  этой разности, равного N , скорость двига- т-ел  становитс  максимально возможной и при дальнейшем росте разности Njjj,-N уже не измен етс .

По следующим каналам происходит

сравнение модул  I N регистра В , т.е. с двигатель остаетс 

; содержимым Если IN,

Ч-у

NCв состо нии остаfl

нова, содержимое регистра В затем

уменьшаетс  на единицу осуществл етс  возврат

ла,

т.е. к

ти AN)i

И; если В 0, к началу цик- определению знака разнос- J-iBl. Рассмотренные циклы повтор ютс  один за другим до того момента, когда AN становитс  больше нул  или равно нулю.

Как только устанавливаетс , что uN: О, происходит прием кода датчиков положени  в микропроцессор через модуль интерфейса 20,

Прин тый код датчиков положени  используетс  в качестве адреса, по которому из ПЗУ 19 выбираетс  код вращени  двигател  след щей системы.

Перед выборкой кода вращени  из ПЗУ определ етс  направление вращени двигател  „

Если -цифровой эквивалент ошибки компенсации Nn след щей системы поЧ

ложителен, код вращени  двигател  выбираетс  из ПЗУ непосредственно по адресу,  вл ющимс  кодом датчиков положени , если же Nn .0, сначала происходит инвертирова ние кода датчиков и затем выборка кода вращени  . по инверсному адресу.

Инвертирование адреса кода враще- fffi.q .обеспечивает изменение направлени  вращени  двигател , так как пор док следовани  командных слов, управл ющих вращением двигател , изменен на обратный.

Выбранный из ПЗУ восьмиразр дный код вращени  через буферный регистр 146 (фиг. 13) поступает на силовые ключи коммутатора двигател  след щей системы. Двигатель начинает вращатьс , в св зи с чем число N возрастает, а значени  ошибки Ng,-N| уменьшаютс .

Затем происходит уменьщение содержимого регистра В на единицу, если , выбираетс  очередное слово вращени  двигател  из ПЗУ, содержимое регистра В уменьшаетс  снова на единицу и так далее до момента, когд содержимое регистра В не станет рав- ным нулю.

Как только устанавливаетс , что , выдаетс  код останова двигател  который благодар  этому переходит в состо ние динамического торможени  и начинаетс  очередной аналогичный описанному цикл приема и обработки новой информации о положении карет- ки, т.е. получение цифрового эквивалента N перемещени  каретки относи- тельно нулевой отметки на диаграммной ленте, математическа  обработка разности и т.д.

Временной интервал каждого цикла программы уравновешивани  делитс  на врем , когда на двигатель поступает код останова, и врем , в течение которого двигатель находитс  под управлением кода вращени , причем, если пренебречь временем обработки разности No, составл ющим всего лишь дес тки микросекунд, врем  поступлени  кода вращени  оказываетс  пр мо пропорциональным значению опшбки INj т.е. реализуетс  ШИМ - модул ци  N. Поэтому, чем больше INol, тем больше средн   скорость двигател , что и требуетс  дл  процесса след щего уравновешивани .

Claims (1)

1. Формула изобретени 

   Многоканальное устройство дл  регистрации информации, содержащее мультиплексор, блок управлени , блок регистрации и блоки преобразовани  данных, каждый из которых содержит у.илитель, аналого-цифровой преобразователь и регистр сдвига, входы усилителей  вл ютс  входами устройства, а их выходы соединены с информационными входами аналого-цифровых преобразователей , вькоды которых подключены к информационным входам всех разр дов регистров сдвига, кроме входов старшего и мпадшего разр дов, выходы регистров сдвига через мультиплексор подключены к информационным входам блока управлени , адресные выходы блка управлени  соединены с адресными входами мультиплексора, информационные выходы блока управлени  подключены к информационным входам блока регистрации, выходы синхронизации которого соединены с входами синхронизации блока управлени , выходы синхронизации блока управлени  соединены с входами управлени  блока ре- истрацки, выход стробировани  блока управлени  соединен с входом стробировани  мультиплексора, отличающеес  тем, что, с целью повышени  бьютродействи  устройства, в него введены дешифратор, демульти- плексор и элементы И-НЕ, в каждый блок преобразовани  данных введен элемент задержки, выход Готовность данных аналого-цифрового преобразовател  подключен к входу мпадшего разр да регистра сдвига и к входу элемента задержки, выход которого соединен с входом разрешени  записи регистра сдвига, информационный вход старшего разр да которого подключен к шине нулевого потенциала, выходы демультиплексора подключены к входам разрешени  считьшани  регистров сдвига , первый вход каждого элемента И-НЕ объединен с вторым входом последующего элемента И-НЕ, первый вход последнего элемента И-НЕ соединен с вторым входом первого элемента И-НЕ, первые входы элементов И-НЕ подключены к выходам дешифратора, выходы элементов И-НЕ подключены к управл ющим входам аналого-цифровых преобразователей , тактовый выход блока управлени  подключен к информационному входу демультиппексора, адресные выходы блока управлени  подключены к информационным входам дешифратора и адресным входом демультиплексора, а его выходы стробировани  подключены к входам стробировани  дешифратора и демультиплексора.

   НЯ,

   1Г1

   off

   Фш. fff

   У «SI

   лгг

   фиг. /J

   Фиг. Л

   Ш одП71 М

   Hifjtoff  иг/г-лг

   Хйют

   т.

   №

   п п

   ш о:

   са

   ф1/гК

   Кмлт

   т,}51

   Хйют К},8

   П п

   Kitfovu Щ SO

   (DuffS

   Г78 ФигГ7

   .

   /км

   «

   Фиг. f9

   - ием-

   I

   /«3

   Фиг. го

   Составитель МоЕсенина Редактор Н.Гунько Техред И.Попович Корректор М.Пожо

   Заказ 3090/50 Тираж 671 Подписное ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д, 4/5

   Производственно-полиграфическое гфедпри тие, г.Ужгород, ул.Проектна . 4