SU1725224A1 - Процессор - Google Patents

Abstract

Устройство относитс  к вычислительной технике, в частности к процессорам дл  обработки цифровой информации, и может быть использовано при построении специализированных многопроцессорных систем большого быстродействи  дл  моделировани  динамических объектов и систем управлени  в алигативных вычислительных системах, а также в измерительных системах , работающих в режиме реального времени . Процессор имеет три основных режима функционировани  и позвол ет обрабатывать операнды, представленные в форме с фиксированной или плавающей точкой, которые измен ютс  в процессе решени  динамической задачи. Целью изобретени   вл етс  повышение быстродействи  за счет исключени  буферных пересылок операндов. Процессор содержит первый и второй мультиплексоры, блоки оперативной и посто нной пам ти, блок управлени , арифметико-логический блок, блок формировани  адреса, блок напр жени , шинный формирователь, регистры адреса и операнда . 6 ил., 10 табл. (Л

Description

Изобретение относитс  к вычислительной технике, в частности к процессорам дл  обработки цифровой информации, v может быть использовано при построении специализированных многопроцессорных систем большого быстродействи  дл  моделировани  динамических объектов и систем управлени , а также измерительных систем, работающих в режиме реального времени.

Наибольший экономический эффект может быть достигнут при использовании процессора в составе алигативной вычислительной системы при решении задач динамики объекта в режиме реального времени.

Цель изобретени  - повышение быстродействи  за счет исключени  буферных пересылок операндов.

Нафиг.1 изображена структурна  схема процессора; на фиг.2 - схема блока формировани  адреса; на фиг.З - схема реализации арифметико-логического блока; на фиг.4 - схема реализации блока управлеVI

N)

сл

IN) Ю 4

ни ; на фиг.5 - временна  диаграмма синхроимпульсов; на фиг.6 - схема реализации блока ввода-вывода.

Процессор (фиг. 1) содержит блок 1 ввода-вывода , шинный формирователь 2, блок 3 формировани  адреса, первый 4 и второй 5 мультиплексоры, регистр 6 адреса, блок 7 оперативной пам ти, регистр 8 операнда, арифметико-логический блок (АЛ Б) 9, блок 10 посто нной пам ти, блок 11 управлени , первый информационный вход-выход 12, адресный вход-выход 13, адресный вход 14, вход 15 режима и синхронизации, второй информационный вход-выход 16, информационный выход 17, выход 18 пол  внешнего управлени , выход 19 пол  местного управлени . Цифрами в скобках (фиг.1) обозначены пор дковые номера входов и выходов блоков.

Блок 3 формировани  адреса (фиг.2) предназначен дл  обеспечени  приема адреса переноса из аналоговой части алига- тивной вычислительной системы и преобразовани  в адрес обрабатываемого операнда и содержит регистры 20, пам ть 21, пример программировани  которой приведен в табл.1. Нагрузочные резисторы на схеме и далее не показаны.

Арифметико-логический блок 9 (фиг.З) содержит элементы 22-25 пам ти, п-раз- р дный сумматор.26 по модулю 2, элемент ИЛИ 27, элемент И-НЕ 28.

Программирование элемента 22 осуществл етс  в соответствии с табл.2; карта программировани  элемента 23 пам ти приведена в табл.3; карта программировани  элемента 24 пам ти - в табл.4; програм- мирование элемента 25 пам ти осуществл етс  согласно табл.5.

Блок 11 управлени  (фиг.4) содержит элементы 29-31 пам ти, программирование которых осуществл етс  согласно табл.7-9 соответственно, элемент 32 пам ти, программирование которого осуществл етс  согласно табл.10, D-триггер 33.

На фиг.5 приведена временна  диаграмма синхроимпульсов, поступающих на вход 15 режима работы и синхронизации: П - на вход 15.5; та - на вход 15,6; тз - на вход 15.7. На остальные входы поступают асинхронные сигналы режимов работы: на вход 15.1 - сигнал Запись, на вход 15.2 - сигнал Обработка, на вход 15.3 - сигнал Чтение, на вход 15.4 - сигнал Знак переноса .

Блок 1 ввода-вывода (фиг.6) содержит магистральные приемопередатчики 34-37 и инвертор 38.

Процессор работает в трех основных режимах: ввода, обработки и вывода, а также может находитьс  в режиме ожидани .

Работа процессора осуществл етс  сле- дующим образом.

Режим ввода устанавливаетс  в исходном состо нии алигативной вычислительной системы дл  задани  нулевых или начальных значений операндов. Этот ре- жим имеет высший приоритет и предусматривает задание или смену любого операнда X, поступающего на адресный и информационный входы-выходы процессора с общих шин ABC.

При режиме ввода осуществл етс  замена хран щейс  в блоке пам ти информации об операнде с фиксированной точкой

Хф0 {Мфо}- Хф {Мф}, и с плавающей точкой

25

Хн0 {Рно , Мно } Хн {Рн, Мн},

где Мф, Мн - соответственно мантиссы операнда с фиксированной и плавающей точкой ,

Рн - пор док операнда с плавающей точкой,

а также осуществл етс  вычисление приращени  пор дка

35

А Р Рн - Р

но.

Новое значение операнда и вычисленное значение приращени  пор дка выдаетс  дл  дальнейшего использовани  в гибридную часть ABC одновременно с управл ющими сигналами.

Режим ввода процессора устанавливаетс  подачей сигнала низкого уровн  (Запись ) на вход 15.1 режима работы и синхронизации. При этом в блоке 11 управлени  элементом 29-пам ти (фиг.4, табл.7) формируютс  управл ющие сигналы на выходе , а также на D-триггере 33 по приходу синхроимпульса п устанавливаетс  сигнал Процессор зан т, поступающий на выход

(18.1) пол  внешнего управлени .

По управл ющим сигналам (19.4, 19.5) пол  19 местного управлени .блок 1 устанавливаетс  на передачу информации с второго входа-выхода на первый. Первый

мультиплексор 4 передает информацию с второго входа на выход. Таким образом 16- тиразр дное значение операнда поступает на информационные входы (1) блока 7 оперативной пам ти, блока 9 и без изменений

поступает на второй информационный вход-выход 16 процессора.

Шинный формирователь 2 устанавливаетс  на передачу с входа-выхода (2) на выход, а второй мультиплексор 5 по сигна- лам пол  местного управлени  включен на передачу с первого входа на выход. При этом адрес операнда поступает с адресного входа-выхода 13 процессора на вход регистра 6 адреса и фиксируетс  на пери- од обработки по управл ющему сигналу пол  местного управлени  (19.10) при высоком уровне импульса ъ. По установленному адресу на адресном входе (2) блока 7 оперативной пам ти, прежнее значение операнда (по Т2 ) заноситс  в регистр 8 операнда. Затем осуществл етс  запись нового значени , установленного на информационном (1) входе операнда в блоке оперативной пам ти.

Блок 10 посто нной пам ти по установленному на входе адресу анализирует тип операнда и выдает соответствующую команду на вход (2) блока 11 управлени . Арифметико-логический блок 9 (фиг.З), срав- нива  поступившие на первый информационный вход новое значение и зафиксированное на втором информационном входе старое значение пор дка, вычисл ет на элементах 24 и 25 величину его изменени  и выдает на информационный выход 17 приращени  пор дка. Одновременное выдачей информации блок управлени  формирует на управл ющих выходах пол  внешнего управлени  18 следующие сигналы: 18.2 - А- управл ющий сигнал, который выдаетс  синхронно с выдачей приращени  пор дка операнда; 18.3 - RA - Знак приращени  пор дка, 18.4 -д-управл ющий сигнал, который выдаетс  синх- ронно-с выдачей пор дка операнда; 18.5-х - управл ющий сигнал, который выдаетс  синхронно с выдачей информации о мантиссе операнда.

Режим обработки процессора  вл етс  основным рабочим режимом и предназначен дл  преобразовани  цифровой части с учетом переноса из аналоговой части операндов алигативного типа, которые непрерывно измен ютс  при решении задачи алигативной вычислительной системой в масштабе реального времени.

На адресный вход 14 процессора поступает адрес (номер) запрашивающего устройства , который по управл ющим сигналам (управл ющие входы 19.3 и 19.9) фиксируетс  по заднему фронту на период обработки на регистрах 20 блока формировани  адреса 3 (фиг.2). Режим обработки

устанавливаетс  подачей сиг-нала низкого уровн  Обработка на вход (15.2) режима работы и синхронизации. После этого блок 11 управлени  (фиг.4) формирует сигнал на выходе D-триггера 33 Процессор зан т, который поступает на выход (18.1) пол  внешнего управлени .

Элементом 29 пам ти (фиг.4) в соответствии с табл.7 вырабатываютс  управл ющие сигналы, по которым блок 1 и шинный формирователь 2 отключаютс  соответственно от информационной и адресной шин системы. Сигналы, поступающие на управл ющие (3) входы мультиплексора, переключают их на передачу информации от первого входа на выход первого 4 мультиплексора и от второго входа на выход второго 5 мультиплексора .

Зафиксированному номеру запрашиваемой пам ти 21 (фйг.2) согласно табл.1 ставитс  в соответствие адрес требующего обработки операнда. Этот адрес поступает на регистр 6 адреса и устанавливаетс  на период обработки на адресном (2) входе блока 7 оперативной пам ти и входе блока 10 посто нной пам ти. Затем происходит считывание с блока оперативной пам ти прежнего значени  операнда, занесение его (по Т2) в регистр операнда 8 и установка на втором информационном входе арифметико-логического блока 9 дл  преобразовани .

В блоке 10 посто нной пам ти в соответствии с записанной в ППЗУ программой (табл.6) определ етс  тип операнда и необходимость выдачи его нового значени  на общие шины вычислительной системы и выдаетс  соответствующа  команда в блок 11 управлени . На элементах 30-32 пам ти (фиг.4) анализируютс : информаци  о знаке переноса, поступающа  на вход (15.4) процессора , значение старших разр дов мантиссы и пор дка, а также знаковые разр ды мантиссы и приращени  пор дка, после чего на первый выход блока управлени , а следовательно, и на управл ющий вход (3) АЛБ 9 поступают соответствующие сигналы . По этим сигналам в АЛБ элементом 22 пам ти (фиг.З) и сумматором 26 осуществл етс  преобразование мантиссы, а элементом 23 пам ти - пор дка операнда. Одновременно элементом 25 пам ти осуществл етс  вычисление приращени  пор дка операнда.

Если тип операнда - с фиксированной точкой, то на элементах 22, 26 и 23 АЛБ по командам с блока 11 управлени  происходит вычисление 16-разр дного значени  операнда, причем на элементе 22 вычисл ютс  младшие разр ды операнда, а на элементе 23 - вычисл ютс  старшие разр ды. Новое значение операнда поступает на второй информационный вход-выход 16 процессора , а также поступает на информационный вход (1) блока оперативной пам ти.

Если новое значение операнда необходимо сразу же выдать на общие шины али- гативной вычислительной системы, то в соответствии с поступающей на вход кода операции блока управлени  командой на элементе 29 пам ти (фиг.4) формируютс  сигналы, поступающие на поле местного управлени . По этим сигналам блок 1 и шинный формирователь 2 включаютс  на передачу информации с первого входа на второй вход-выход. При этом адрес операнда с блока 3 формировани  адреса через второй мультиплексор 5 и шинный формирователь поступает на адресный вход-выход 13 процессора.

Новое значение операнда поступает через блок 1 на первый информационный вход-выход 12 процессора. По тактирующему сигналу Тз происходит выдача управл ющих сигналов на выходы пол  внешнего управлени  18 процессора, а также производитс  запись нового значени  операнда на место его прежнего значени  в блоке 7 оперативной пам ти. В дальнейшем при отсутствии сигнала запроса на обработку следующим т снимаетс  сигнал Процессор зан т, и процессор переходит в режим ожидани .

Дл  преобразовани  операндов неали- гативного типа одновременной подачей сигналов Запись и Обработка на вход 15 режима работы и синхронизации может устанавливатьс  режим, при котором поступа- ющий с общих шин вычислительной системы операнд перед записью в блок оперативной пам ти и выдачей на выходы 16 и 17 процессора преобразуетс  в блоке 9 аналогично режиму обработки. Тип обрабатываемых операндов, а также виды их преобразовани  легко изменить без изменени  структуры процессора, а лишь перепрограммировав соответствующие элементы пам ти.

Режим вывода имеет низший приоритет и предназначен дл  вывода любого из операндов дл  индикации или анализа на общую информационную шину алигативной вычислительной системы. Адрес выводимого операнда устанавливаетс  на адресном входе-выходе 13 процессора, а сигнал низкого уровн  Чтение, задающий режим, поступает на вход 15 процессора. Блок 11

управлени  вырабатывает сигналы, поступающие на поле местного управлени , по которым блок 1 ввода-вывода переключаетс  на передачу информации от первого входа-выхода на второй, а следовательно, на выдачу информации на первый информационный вход-выход 12 процессора. Шинный формирователь 2 включен на передачу информации об адресе операнда от второго

входа-выхода на вход блока, а второй мультиплексор 5 - на передачу от первого входа на выход.

Таким образом, адрес выводимого операнда поступает с адресного входа-выхода

13 процессора на вход регистра 6, запоминаетс  (по Т) на период вывода и устанавливаетс  на адресном входе (2) блока 7 оперативной пам ти.

С блока 11 управлени  выдаютс  сигналы на поле местного управлени , по которым хран ща с  информаци  об операнде считываетс  с блока оперативной пам ти, фиксируетс  в регистре 8 операнда (по Г2) и поступает на второй информационный вход

блока 9. Без преобразовани  информаци  поступает на информационный выход АЛ Б 9, а следовательно, через первый блок ввода-вывода - на первый информационный вход-выход 12 процессора.

В режиме вывода на выходах пол  18 внешнего управлени  процессора вырабатываетс  только сигнал Процессор зан т (18.1, фиг.4), остальные сигналы не вырабатываютс . По окончании сигнала Чтение

передним фронтом сигнала т процессор устанавливаетс  в исходный режим ожидани .

40

Claims (1)

1. Формула изобретени 

   Процессор, содержащий первый и второй мультиплексоры, блок оперативной пам ти , блок посто нной пам ти, арифметико-логический блок, блок управлени , причем выход первого мультиплексора соединен с информационным входом блока оперативной пам ти, выход признаков результата арифметико-логического блока соединен с входом логических условий блока

   управлени , выход первого разр да пол  местного управлени  которого соединен с управл ющим входом первого мультиплексора , выходы второго и третьего разр дов пол  местного управлени  блока управлени  соединены соответственно с входами записи-чтени  и выборки блока оперативной пам ти, вход режима работы и синхронизации процессора соединен с входом кода операции и синхронизации блока управлени , выход пол  внешнего управлени  которого соединен с управл ющим выходом продессора, о тличающийс  тем, что, с целью повышени  быстродействи  за счет исключени  буферных пересылок операндов , процессор дополнительно содержит блок ввода-вывода, шинный формирователь , блок формировани  адреса, регистр адреса, регистр операнда, причем первый информационный вход-выход процессора соединен с первым информационным входом-выходом блока ввода-вывода, второй информационный вход-выход процессора соединен с первым информационным входом первого мультиплексора , первым информационным выходом арифметико-логического блока и вторым информационным входом-выходом блока ввода-вывода , выход блока ввода-вывода соединен с вторым информационным входом первого мультиплексора, выход которого соединен с первым информационным входом арифметико-логического блока, второй информационный выход которого  вл етс  информационным выходом процессора, информационный выход блока оперативной пам ти соединен с информационным входом регистра операнда, выход которого соединен с вторым информационным входом арифметико-логического блока, адресный вход-выход процессора соединен с информационным входом-выходом шинного формировател , информационный выход которого соединен с первым информационным входом второго мультиплексора , выход которого соединен с информационным входом шинного формировател  и информационным входом регистра адреса, выход которого соединен с ад- ресными входами блока оперативной пам ти и блока посто нной пам ти, выход

   блока посто нной пам ти, соединен с входом кода операции блока управлени , выход пол  операций которого соединен с входом кода операции арифметико-логического блока, адресный вход процессора соединен с информационным входом блока формировани  адреса, выход которого соединен с вторым информационным входом второго мультиплексора, выход четвертого разр да пол  местного управлени  блока

   управлени  соединен с первым управл ющим входом блока ввода-вывода и первым управл ющим входом шинного формировател , выход п того разр да пол  местного управлени  блока управлени  соединен с

   вторым управл ющим входом блока ввода- вывода, выход шестого разр да пол  местного управлени  блока управлени  соединен с вторым управл ющим входом шинного формировател , выход седьмого

   разр да пол  местного управлени  блока управлени  соединен с управл ющим входом второго мультиплексора, выход восьмого разр да пол  местного управлени  блока управлени  соединен с входом синхронизации регистра операнда, выходы третьего и дес того разр дов пол  местного управлени  блока управлени  соединены соответственно с первым и вторым управл ющими входами блока формировани  адреса, выход дес того разр да пол  местного управлени  блока управлени  соединен с входом синхронизации регистра адреса.

   Таблица 2

   ,

   I 00 01 02 I 03 Г 04 I 05 I 06 I 07 | 08 I 09 I ОЛ I 0В 1 ОС Т OD j ОЕ OF

   Таблица 7

   12

   13

   1Ц

   Г

   20

   Л

   1)

   25

   «О1

   Риг. 2

   (f)

   (2)

   (3)

   Фиг. Ъ

   (2)

   (2)

   Li

   J l

   Xl

   Ъь

   1725224 (3)

   Фиг. Ц

   (1) VocjfNfe 5056 si $o so

   n

   ™™J x

   .

   t

   N

   §гй

   е

   .& Ј

   Фиг. 6

   (1) (2) (72)