JPS62249558A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ファクシミリ等の所謂、画像処理装置におけ
る画像情報入力方法に関する。

従来の技術 従来のこの種の画像情報入力方法を実施するに当たって
は、ラインメモリと呼ばれる１ビット幅のメモリが使用
されている。かかる方法を実施するだめの従来の画像処
理装置の一例を示せば、第４図の通りである。

第４図において、１，２が１ビット幅のメモリから成る
ラインメモリで、通常はこのように、複数本のメモリが
組み合わされ使用されている。ラインメモリ１．２の入
力端には、入力側セレクタ３が、また出力端には出力側
セレクタ４が、それぞれ配設されている。

入力側セレクタ３はアナログ・ディジタル（Ａ／Ｄ）変
換回路５に接続され、読取素子６からのアナログ画像情
報を２値化したデータを、ラインメモリ１，２に入力す
るために使用される。

出力側セレクタ４は画像処理方法に適した変化点検出回
路７に接続され、ラインメモリ１，２からデータを出力
するために使用される。

ラインメモリ１，２のデータの転送のために、画像情報
転送りロック８によって動作するアドレスカウンタ９，
９がラインメモリ１．２毎に設けられている。

発明が解決しようとする問題点 かかる構成によれば、ラインメモリ１．２の内容は変化
点検出回路７により十分判断することができる。しかし
、画像情報圧縮、拡大、縮小、情報の付加、削除等の各
種の画像処理を効率的に行うためには、画像情報をＣＰ
Ｕバス管理下の複数ビット幅のメモリ１１に直接入力す
る必要がある。

ところが、従来の回路構成（第４図参照）では、ライン
メモリ１．２のアクセスはアドレスカウンタ９．９によ
って行われるため、直接ＣＰＵｌ０がラインメモリ１．
２をアクセスできない。

従って、ラインメモリ１．２内のデータをＣＰＵ１０が
前記メモリ１１に入力するためには、変化点検出回路７
を使用せざるを得す、回路構成が複雑となり、かつ入力
速度も遅くなるといった問題があった。

又、変化点検出回路７の構成は予め決定（固定化）して
おく必要があるため、画像処理機能の追加が困難となる
といった問題もあった。

上述したような問題は、ラインメモリと呼ばれる１ビッ
ト幅のメモリ１．２に画像情報を一旦入力することに起
因して発生している。

そこで、これらの問題を解決するために、前述の如きラ
インメモリを使用せず、ＣＰＵが直接画像情報をＣＰＵ
バス管理下の複数ビット幅のメモリに入力できるように
した画像処理装置が提案されている。

第５図はその装置の概略構成を示すブロック図であり、
第６図はその装置の動作を説明するためのフローチャー
トであり、第７図はその装置の主要部における各信号の
タイミングチャートである。

第５図に示す装置によれば、画像情報制御回路２０によ
り読取素子トリガ信号２１が読取素子２２に出力され、
同時に、読取素子トリガフラグ２３がセットされる（第
６図ＳＴＩ参照）。前記トリガ信号２１が出力されてか
らＴ＆時間後に読取素子２２は有効な画像情報信号を出
力する（第７図参照）。

ＣＰＵ２４は前記読取素子トリガフラグ２３がセットさ
れると、画像情報信号（以下、単に画像情報という）の
入力待ちを開始する。

読取素子２２により電気信号に変換された画像情報は、
アナログ・ディジタル（Ａ／Ｄ　）変換回路２５によっ
て２値化され、シフトレジスタ２６に入力される。

カウンタ２７が画像情報転送りロック２８をデータバス
２９のビット幅分カウントすると、カウンタ２７のキャ
リー信号によって画像情報がラッチ回路３０にラッチさ
れ、同時にインプットレディフラグ３１がセットされる
（第６図ＳＴ２．−９Ｔ３及び第７示参照）。

すると、ＣＰＵ２４はラッチ回路３０にラッチされてい
る画像情報をＣＰＵバス管理下の複数ビット幅のメモリ
３２へ入力する（第６図ＳＴ４参照）。この入力処理に
より、インプットレディフラグ３１がリセットされ、Ｃ
ＰＵ２４は再び画像情報がラッチ回路３０にラッチされ
るのを待つ。

以下、同様の動作が１ライン毎繰り返され、１ページ終
了によって動作が終る（第６図ＳＴ５゜ＳＴ６参照）。

尚、前記インプットレディフラグ３１のセット周期は、
第７図に示す如く、Ｔｂである。ここに、Ｔｂ　＝画像
情報転送りロック周期×データバスのビット幅である。

このように、第５図に示す画像処理装置によれば、ライ
ンメモリを使用することなく、ＣＰＵのバス管理下のメ
モリへ画像情報を直接入力することが可能となるが、依
然として、回路構成の複雑さは解消されていないという
問題がある。

本発明は、上述したような問題点に鑑みて為されたもの
で、ラインメモリを使用せず、かつ簡単な回路構成によ
って、ＣＰＵがそのバス管理下のメモリへ画像情報を直
接入力することができるようにした画像情報入力方法を
提供することを目的とする。

問題点を解決するための手段 本発明は上述した問題点を解決するため、画像情報入力
用のシフトレジスタをＣＰＵの入力ポートに接続して設
けると共に、画像情報を読み取る読取素子の制御を全て
ＣＰＵで行い、そのＣＰＵによって制御される前記読取
素子の動作に同期して、読取素子からの画像情報をＣＰ
Ｕバス管理下の複数ビット幅のメモリへ前記ＣＰＵが直
接規則的に入力するようにしたものである。

作　　用 本発明は、上述の構成によって、画像情報はＣＰＵによ
り直接ＣＰＵバス管理下のメモリへ入力されるため、従
来の如き、ラインメモリが不要となる。また、ＣＰＵが
直接読取素子を制御し、タイミングを合わせて画像情報
の入力を行うため、回路構成は極めて簡単なものとなる
。

ここに、前記タイミングは、読取素子制御用出力ポート
と、読取素子が出力する画像情報の転送タイミングと、
ＣＰＵの入力タイミングを同期化したタイミングである
。

実施例 第１図は本発明方法を実施するための画像情報処理装置
の一実施例を示す概略構成ブロック図で、同図中、４０
は装置全体を制御するＣＰＵ（中央処理装置）で、この
ＣＰＵ４０により、画像情報を読み取る読取素子４１の
全ての制御が行われる。

４２は読取タイミングを決定するタイマ回路、４３はＣ
ＰＵ４０のバス管理下の複数ビット幅のメモリで、前記
タイマ回路４２と共にデータバス４４に接続している。

４５は前記ＣＰＵ４０とタイマ回路４２に基本クロック
を出力する基本クロック発生回路、４６はその発生回路
４５に接続する画像情報転送用クロック発生回路で、読
取素子トリガ信号（ＣＰＵ４０によって制御される）４
７によりプログラムの走行タイミングと同期化される。

４８はシェーディング補正用アッテネータ、４９は画像
情報のアナログ・ディジタル（Ａ／Ｄ　）変換回路、５
０はシリアルデータをパラレルデータに変換する画像情
報入力用のシフトレジスタ、５１は画像情報入力用ポー
）　（ＣＰＵ４０の入力ポート）で、この入力ポート５
１に前記シフトレジスタ５０が接続される。５２はＣＰ
Ｕ４０からのアドレスバス、５３はアドレスデコーダで
ある。

５４は読取素子制御用出カポ−）（ＣＰＵ４０の出力ポ
ート）で、この出力ポート５４に前記読取素子４１が接
続される。５５．５６は前記ＣＰＵ４０の出力ポート５
４と入力ポート５１に対するチップセレクト信号、５７
は画像情報転送りロックである。

尚、５８は原稿自動給紙装置、５９は光源である。

以上のように構成された画像情報処理装置に基づく画像
情報の入力方法について、以下、第２図に示すフローチ
ャート及び第３図に示すタイミングチャートを参照しな
がら説明する。

ＣＰＵ４０はタイマ回路４２により読取素子４１に対す
るトリガタイミングを知り、読取素子トリガ信号４７を
一旦セットし、その後リセットする（第２図５Ｔ２１．
５Ｔ２２．及び第３図参照）。

読取素子４１は、出力ポート５４から読取素子トリガ信
号４７を受取った後、Ｔａ時間（処理時間）後に有効な
画像情報を出力することとなる（第３図参照）。

読取素子４１からの無効データ出力中は、ＣＰＵ４０は
同期を合わせるため、第２図５Ｔ２３で示すダミー命令
１を実行する。そのダミー命令１の実行後、ＣＰＵ４０
は読取素子４１からの有効な画像情報を規則的にＣＰＵ
バス管理下のメモリ４３へ直接入力することとなる（第
２図５Ｔ２４）が、この時、ＣＰＵ４０の処理時間、つ
まり入力周期Ｔｂ（＝画像情報転送りロック周期×デー
タバスのビット幅）を、シフトレジスタ５０に画像情報
がデータバス４４のビット幅分だけシフトされる時間、
と合致せしめるため、第２図５Ｔ２７で示すダミー命令
２を実行する。

これにより、読取素子制御用出力ポート５４と、読取素
子４１が出力する画像情報の転送タイミングと、ＣＰＵ
４０の入力タイミングが同期化され、その同期化された
タイミングに基づき画像情報が直接前記メモリ４３に入
力格納される。

以上の処理動作（第２図５Ｔ２４〜５Ｔ２８）が繰り返
され、１ラインの入力が終了する（第２図５Ｔ２８のＹ
ＥＳ）と、再びＣＰＵ４０は読取素子トリガタイミング
待ちを行い、第２図ＳＴ２１〜５Ｔ２９で示す処理動作
を繰り返し、１ページ終了（第２図５Ｔ２９のＹＥＳ）
によって全ての処理動作が完了する。

発明の効果 以上の説明から明らかなように、本発明は、ＣＰＵによ
って、読取素子の全ての制御と画像情報の入力のための
タイミング合わせを行い、そのタイミングに基づき、前
記画像情報をＣＰＵにより直接ＣＰＵバス管理下のメモ
リへ入力するようにしたものであるから、従来の如きラ
インメモリ等が不要となり、回路構成を極めて簡略化す
ることができる。しかもその簡易な回路構成下において
、ＣＰＵバス管理下のメモリへ画像情報を直接入力する
ことができるという効果を有するものである。

【図面の簡単な説明】

第１図は本発明が適用される画像処理装置の一実施例を
示す概略構成ブロック図、第２図は本発明に係る画像情
報入力方法についての動作を説明するためのフローチャ
ート、第３図は第１図に示す装置の主要記号のタイミン
グチャート、第４図は従来の画像情報入力方法が適用さ
れる画像処理装置の概略構成を示すブロック図、第５図
は同じく他の画像処理装置の概略構成を示すブロック図
、第６図は第５図に示す装置の動作を説明するためのフ
ローチャート、第７図は第５図に示す装置の主要信号の
タイミングチャートである。 ４０・・・・・・ＣＰＵ（中央処理装置）、４１・・・
・・・読取素子、４３・・・・・・ＣＰＵバス管理下の
メモリ、５０・・・・・・画像情報入用のシフトレジス
タ、５１・・・・・・画像情報入力用ポート（ＣＰＵの
入力ポート）、５４・・・・・・読取素子制御用出力ポ
ート（ＣＰＵの出力ポート）。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第２
図

Claims (1)

【特許請求の範囲】
1. ＣＰＵ（中央処理装置）の入力ポートに画像情報入力用
   のシフトレジスタを接続すると共に、前記ＣＰＵの出力
   ポートに画像情報の読取素子を接続して、その読取素子
   の全ての制御と画像情報の入力のためのタイミング合わ
   せを前記ＣＰＵにより行い、そのタイミングに基づき前
   記画像情報を、直接ＣＰＵバス管理下のメモリへ規則的
   に入力することを特徴とする画像情報入力方法。