JPS59123333A - デ−タ転送速度変換方式 - Google Patents
デ−タ転送速度変換方式Info
- Publication number
- JPS59123333A JPS59123333A JP57231651A JP23165182A JPS59123333A JP S59123333 A JPS59123333 A JP S59123333A JP 57231651 A JP57231651 A JP 57231651A JP 23165182 A JP23165182 A JP 23165182A JP S59123333 A JPS59123333 A JP S59123333A
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- JP
- Japan
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- frame
- data transfer
- memory
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
データ転送速度変換方式に関する。
（２）従来技術と問題点
同期式データ転送システムの一次側と二次側とでデータ
の転送速度が異なる場合、従来は第１図に示す回路で速
度変換を行っていた。
の転送速度が異なる場合、従来は第１図に示す回路で速
度変換を行っていた。
同期式データにおいては、先頭の同期コード、例えばＳ
ＹＮＣを認識したら、以後８ビット毎をデータとして取
り出し、受信を行う。
ＹＮＣを認識したら、以後８ビット毎をデータとして取
り出し、受信を行う。
入力データＤＩＮはシフトレジスタ１を介してメモリ３
へ格納される（第２図（１））。と同時にＤ工Ｎは同（
）１１コ一ド検出回路２へ人力され、同期コード検出回
路２にて、５ＹＮＯが検出されると書き込み制御回路５
へ並列に５ＹＮＯ検出信号（ＳＹＮＯＤＥＴ）が送出さ
れる（第２図（２））。
へ格納される（第２図（１））。と同時にＤ工Ｎは同（
）１１コ一ド検出回路２へ人力され、同期コード検出回
路２にて、５ＹＮＯが検出されると書き込み制御回路５
へ並列に５ＹＮＯ検出信号（ＳＹＮＯＤＥＴ）が送出さ
れる（第２図（２））。
これにより書き込み制御回路５が起動され書込クロック
ＲＴ（第１図）により選択回路４を通してメモリ６にア
ドレスと書き込みパルスを与える。
ＲＴ（第１図）により選択回路４を通してメモリ６にア
ドレスと書き込みパルスを与える。
書き込み終了後は、古き込み制御回路５から書き込み動
作終了信号ｉＤが出力され（第２図（３））、；：・ｒ
Ｑ出制御回路６が起動し、続出クロックＳＴにより速度
変換されメモリ６から順次入力データＤＩＮが読み出さ
れる。すなわち、書込みクロックＲＴの転送速度から読
み出しクロックＲＴの転送速度に変換される。
作終了信号ｉＤが出力され（第２図（３））、；：・ｒ
Ｑ出制御回路６が起動し、続出クロックＳＴにより速度
変換されメモリ６から順次入力データＤＩＮが読み出さ
れる。すなわち、書込みクロックＲＴの転送速度から読
み出しクロックＲＴの転送速度に変換される。
しかし、この従来方式では入力データコ工Ｎの有効部分
、無効部分に関係なく予めｆｆ、定された最大喪に亘っ
て書き込み動作が行われる。例えば予め規定された１２
８バイトバツフアメモリに全部書込まではたとえ入力デ
ータが５バイトであっても、１２８バイトでないと書込
み後、その書込動作は終了しない。
、無効部分に関係なく予めｆｆ、定された最大喪に亘っ
て書き込み動作が行われる。例えば予め規定された１２
８バイトバツフアメモリに全部書込まではたとえ入力デ
ータが５バイトであっても、１２８バイトでないと書込
み後、その書込動作は終了しない。
従って、第２図（１）に示すように入力データＤＴ、Ｎ
の長さは短かくても最大喪バイトと書き込む時間ｔ
にならなければ出力データＤ。ｕｔ は読み出ａＸ されず（第２図（４））、データ転送速度変換にすする
時間が長くなるという問題点があった。
の長さは短かくても最大喪バイトと書き込む時間ｔ
にならなければ出力データＤ。ｕｔ は読み出ａＸ されず（第２図（４））、データ転送速度変換にすする
時間が長くなるという問題点があった。
（３）発明の目的
本発明の目的は、転送データフレーム中の伝送制御キャ
ラクタを検出することにより、これをフレーム終了信号
とみなしてフレームの有効部分のみの書込終了後に読出
動作を行うようにし、データ転送速度変換所要時間を短
１することにある。
ラクタを検出することにより、これをフレーム終了信号
とみなしてフレームの有効部分のみの書込終了後に読出
動作を行うようにし、データ転送速度変換所要時間を短
１することにある。
（４）発明の借成
本発明によれば、同期式データ転送システムの入力側の
データ転送速度と出力側のデータ転送速度を変換するデ
ータ転送速度変換方式において、・入力データのフレー
ム中の伝送制御キャラクタを検出し、これをフレーム終
了信号としてフレームの有効部分をメモリに書き込んだ
後、該書き込まれた有効データフレームを出力データと
して読み出すようにしたことを特徴とするデータ転送速
度変換方式が提供される。
データ転送速度と出力側のデータ転送速度を変換するデ
ータ転送速度変換方式において、・入力データのフレー
ム中の伝送制御キャラクタを検出し、これをフレーム終
了信号としてフレームの有効部分をメモリに書き込んだ
後、該書き込まれた有効データフレームを出力データと
して読み出すようにしたことを特徴とするデータ転送速
度変換方式が提供される。
（５）発明の実施例
以下、本発明を実施例により添付図面を参照して説明す
る。
る。
従来と異なるのは、同期コード検出回路２別のシフトレ
ジスタ８、Ｒ−８７リツプフ四ツブ９を設けたことであ
る。
ジスタ８、Ｒ−８７リツプフ四ツブ９を設けたことであ
る。
入力データＤ工Ｎはシフトレジスタ１に入力しく第４１
１）） 、該シフトレジスタ１の並列出力は同期コード
検出回路２に供給される。検出回路、２はＤＥＴ、（第
４図（３））とＤＩＣＴ２（第４図（４））の２つの出
力を有する。ＤＩｌ：Ｔ、は５ＹＮＯ検出信号であって
、これにより書込制御回路５が起動してメモリ乙に書き
込動作を行う。
１）） 、該シフトレジスタ１の並列出力は同期コード
検出回路２に供給される。検出回路、２はＤＥＴ、（第
４図（３））とＤＩＣＴ２（第４図（４））の２つの出
力を有する。ＤＩｌ：Ｔ、は５ＹＮＯ検出信号であって
、これにより書込制御回路５が起動してメモリ乙に書き
込動作を行う。
Ｄ Ｅ Ｔ２ は−データフ工Ｎ中に５ＹＮＧ以外の伝
送制御キャラクタを検出したとき出力されるものであり
、これにより読出制御回路６が起動されメモリ６から出
力データＤ。ｕｔ を読み出す（第４図（６））、Ｒ−
Ｓフリップフロップ９は、選択回路４の選択入力を制御
し、ＤＥＴｌとＤＢ’ｉＴ２によりメモリ６と書込制御
回路５と読出制御回路６と接合する。
送制御キャラクタを検出したとき出力されるものであり
、これにより読出制御回路６が起動されメモリ６から出
力データＤ。ｕｔ を読み出す（第４図（６））、Ｒ−
Ｓフリップフロップ９は、選択回路４の選択入力を制御
し、ＤＥＴｌとＤＢ’ｉＴ２によりメモリ６と書込制御
回路５と読出制御回路６と接合する。
またシフトレジスタ８は同期コード検出回路２の出力と
メモリ３の書込動作の位相を、ｊｔ：ａ 整するもので
、ＤＥＴ からＤＥＴ２′を生成する（第４図（５）
）。
メモリ３の書込動作の位相を、ｊｔ：ａ 整するもので
、ＤＥＴ からＤＥＴ２′を生成する（第４図（５）
）。
（６）発明の効果
上記の通り、本発明によれば、有効なフレームのみ書き
込み後時刻ｔ。において（第４図（２））読出動作が行
えるので（第４図（Ｇ））、不要のデータを書き込むと
となく書込クロックＲＴの速度から読出クロックＳＴの
速度への連通変換所要時間の短縮化が図れる。
込み後時刻ｔ。において（第４図（２））読出動作が行
えるので（第４図（Ｇ））、不要のデータを書き込むと
となく書込クロックＲＴの速度から読出クロックＳＴの
速度への連通変換所要時間の短縮化が図れる。
第１図は従来方式の構成図、第２図は第１図のタイムチ
ャート、第３図は本発明方式の構成図、第４図は第３図
のタイムチャートである。 １・・・シストレジスタ、２・・・同期コード検出回路
、３・・・メモリ、４・・・選択回路、５・・・書込制
御回路、６読出制御回路、７・・・フリップフロップ、
８・・・シフトレジスタ、９・・・Ｒ−Ｓフリップフロ
ップ。 特許出願人 富士通株式会社 特許出廟代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士山口昭之
ャート、第３図は本発明方式の構成図、第４図は第３図
のタイムチャートである。 １・・・シストレジスタ、２・・・同期コード検出回路
、３・・・メモリ、４・・・選択回路、５・・・書込制
御回路、６読出制御回路、７・・・フリップフロップ、
８・・・シフトレジスタ、９・・・Ｒ−Ｓフリップフロ
ップ。 特許出願人 富士通株式会社 特許出廟代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士山口昭之
Claims (1)
- 同期式データ転送システムの入力側のデータ転送速度と
出力側のデータ転送辻ｊ句を変換するデータ転送速度変
換方式において、入力データのフレーム中の伝送制御キ
ャラクタを恰出し、これをフレーム終了信号としてフレ
ームの有効部分をメモリに■シき込んだ後、該Ｆｉｔき
込まれた府りＩＪデータフレームを出力データとして読
み出すようにしたことを特徴とするデータ転送速度変換
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231651A JPS59123333A (ja) | 1982-12-29 | 1982-12-29 | デ−タ転送速度変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231651A JPS59123333A (ja) | 1982-12-29 | 1982-12-29 | デ−タ転送速度変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59123333A true JPS59123333A (ja) | 1984-07-17 |
Family
ID=16926831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57231651A Pending JPS59123333A (ja) | 1982-12-29 | 1982-12-29 | デ−タ転送速度変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123333A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227951A (en) * | 1992-08-04 | 1993-07-13 | Murata Erie North America, Inc. | Composite multilayer capacitive device and method for fabricating the same |
| US5430605A (en) * | 1992-08-04 | 1995-07-04 | Murata Erie North America, Inc. | Composite multilayer capacitive device and method for fabricating the same |
| WO1996015531A1 (en) | 1994-11-10 | 1996-05-23 | Seagate Technology, Inc. | Arcuate scan read/write assembly with encoded signal transmission through a rotary transformer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS579146A (en) * | 1980-06-19 | 1982-01-18 | Mitsubishi Electric Corp | Control circuit for transmission timing |
-
1982
- 1982-12-29 JP JP57231651A patent/JPS59123333A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS579146A (en) * | 1980-06-19 | 1982-01-18 | Mitsubishi Electric Corp | Control circuit for transmission timing |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227951A (en) * | 1992-08-04 | 1993-07-13 | Murata Erie North America, Inc. | Composite multilayer capacitive device and method for fabricating the same |
| US5430605A (en) * | 1992-08-04 | 1995-07-04 | Murata Erie North America, Inc. | Composite multilayer capacitive device and method for fabricating the same |
| WO1996015531A1 (en) | 1994-11-10 | 1996-05-23 | Seagate Technology, Inc. | Arcuate scan read/write assembly with encoded signal transmission through a rotary transformer |
| US6088183A (en) * | 1994-11-10 | 2000-07-11 | Seagate Peripherals, Inc. | Arcuate scan read/write assembly |
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