JPS5980038A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、電話回線等で用いられる直列型方式で伝送さ
れる情報を処理するにあたり、単位情報の組の各境界に
同期して、単位情報を抽出すると共に、上記単位情報の
処理動作を規制するフラッグ信号を処理するデータ処理
能・置に関する。

〔発明の技術的背景〕

近年、電話回線を用いて、通常のテレビジョン信号にお
ける所定の期間に情報データを重畳あるいは挿入し、受
信側において上記データを取υ込めるようにする情報伝
達システムが開発されている。

このような情報伝達システムにおいては、情報データは
連続してデータがシリアル形態で伝送される。

このようにデータが直列テイジタル信号としてパケット
ごとに送られてくるだめ、受信側においても単位情報で
あるパケットごとに取り込み、各パケットごとの情報デ
ータを正しく取）込む必要がある。この場合、各ノくケ
ラトのデータ信号の前後に伝送側と受信側の同期信号と
して機能するフラッグ信号が付加されている。このため
各フラッグ信号部を入力データ信号から検出して上記送
信データとの同期をとる。

上記各パケットごとに送られてくるデータ信号部分を取
り込むために、伝送データからフラッグ信号部分を検出
する。そしてその後入力されるデータがデータ信号であ
るとしてクロックと共に取り込み、このデータ信号部分
に引き続くフラッグ信号部分の最前部とデータ取り込み
用クロックを計ごして、この計数値が正規の信号ビット
長に一致したか否かを判定する。上記ビット長が一致し
た時ｃピット長が８ビツトのときには、バイトバウンダ
リ成立時と言う。）には、前に取シ込んだデータ信号が
正しく取シ込まれたと判定する。この後に次のパケット
の情報データを取シ込むことができる。

又、フラッグ信号入力時には、中央処理装置Ｃ以下ＣＰ
Ｕと記す。）への耽み込みを許可する割込フラッグ信号
を発生させるフラッグ処理を行う必要がある。従来のデ
ータ処理装置におい一？：ｉｄ、フィクロプロセッサに
割シ込みヲカｌｄ−るパルス信号と上記パイトノ（ウン
ダリ検出信号を処理してフラッグ処理を行っていた。

上記従来のデータ処理装置を第１図及び第２図を参照し
て以下に説明する。

第１図は従来例の構成を回路ブロックにて示し、第２図
はその動作説明用のタイミングチャートを示す。

第１図において、直列ディジタル信号としての入力デー
タ信号はデータ入力端１からシフトレジスタ等を用いて
形成した伯並列変換回路ｃ以下ＳＰ変換回路と記す。）
°２に、クロック端子３に印加されるクロックツくルス
Ａに同期して取り込まれる。

上記ＳＰ変換回路２は入力データ信号を所定のビットパ
ターンのフラッグ信号のビット数に一致する並列データ
、出力端から並列データとして出力し、この並列データ
をフラッグ判定回路４と、データ入力端・１から入力さ
れるデータに対し、「０」サプレスを行ってバイト−；
ウンダリの時刻が一致する様なりロックパルスＢを出力
する「０」サプレス用クロック発生回路５とに出力する
と共に、直列データ出力端からフラッグ信号から分離さ
れたデータ信号りを（データ信号用）ＳＰ変換回路６に
出力するように接続されている。

ここで上記「０」サプレスは、送信側でフラッグとデー
タとの混同を防ぐために所定ビット長以上「１」が続く
データに対して「０」を挿入した［０］インサージヨン
データから受信側で「０」を除き再生すべきデータを得
る動作をいう。

上記フラッグ判定回路４は、入力される並列データがフ
ラッグ信号であるか否かを判別し、フラッグ信号である
と判定−した場合にはフラッグ検出パルスＨをフラッグ
割込み発生回路７に出力する。このフラッグ割込み発生
回路７は、クロックパルスＡによって上記フラッグ検出
ノくルスＨをサンプリングして出力しくこの出カッくル
スをＥと表わす。）、この出力ッ々ルスＥは（例えばＣ
ＰＵの並列データ処理ビット数に一致する）８ビツトカ
ウンタ回路８をリセットするためのリセット端子Ｒに印
加されると共に、バイトバウンダリ発生回路９のクロッ
ク端子ＣＬに印加され、さらにマイクロコンピュータの
フラッグ割込み信号Ｆ用のフラッグ割込み端子１０に印
加されるようになっている。

一方、上記「０」サプレス用クロック発生回路５は、ク
ロックパルスＢをＳＰ変換回路６のクロック端子ＣＬに
印加して直列のデータ信号りをサプレスすべき「０」を
除去して順次取り込ませるクロック信号として用いられ
る。そしてこのクロック信号Ｂば８ビツトカウンタ回路
８の入力端工にクロック信号として印加され、８ビツト
カウンタ回路８から８クロツクごとに短いパルスＧを出
力するようになっている。

この出力パルスＧは、バイトバウンダリ発生回路９の入
力端Ｉに印加される。そしてバイトバウンダリ発生回路
９のクロック端子ＣＬには上記出力信号Ｅが加えられ、
正規のビット長で信号が取り込まれた場合の、バイトバ
ウンダリ成立時には負論理のバイトバウンダリ信号Ｒを
マイクロコンピュータ側に出力するようにする。

上記バイトバウンダリ９の出力に９ＥｒＯＪでがつ、フ
ラッグ割込発生信号Ｅが発生すると、上記データバッフ
ァ１１にストアされたデータは、データバッファてマイ
クロコンピュータ側に転送され、割込み等によってデー
タ処理がなされるようになっている。

尚、フラッグ割込み発生回路７は、パケットごとに一度
データバツファ１１にリセットパルスを供給するように
なっている。

このように構成された従来例の動作を、第２図を参照し
て以下に説明する。

データ入力端１にシリアル形態のパケットごとの入力デ
ータ信号が入力されると、その入力データ信号のフラッ
グ信号部分がフラッグ判定回路４で検出される、フラッ
グ判定回路４はフラッグデータＩＱ　１１１１１１０　
ｌが到来したことを検知してフラッグパルスＨを出カシ
、コのフラッグパルスＨはフラッグ割込み発生回路７に
よってクロックパルスＡでサンプリングされてパルス信
号Ｅが出力される。このパルス信号Ｅは、８ビツトカウ
ンタ回路８をリセットする。そして、その後に入力され
る「０」サプレス用りロック発生伺路５のクロックパル
スＢを計数させると共に、バイトバウンダリ発生回路９
にサンプリングクロックを供給し、さらにマイクロコン
ピュータ側にフラッグ割込み信号Ｆを出力する。このと
き、上？ｆｅｒ　ＯＪサプレス用クロック発生回路５の
出力に現われるクロックＢけ、伝送パケット中に付加さ
れた「０」を除いたビットに対するサンプリングクロッ
クとして機能する。

一方、ＳＰ変換回路６は伝送された直列データ入力端り
を上ハ己クロックパルスＢに同期シて順次取り込み、取
り込゛まれたデータは上記８ビツトカウンタ回路８から
１バイト計数毎に出力されて、第２図（ａ）に示すよう
な出力パルスＧの発生タイミングでデータバッファ１１
Ｖｃ転送される。

しかして第２図（ｂ）に示すように、パケットの入力デ
ータ信号の終了部分であることを示す所定のビットパタ
ーン（例えはＩＱ　１１１１１１０Ｊ　）のフラッグ信
号が入力され、このフラッグ信号がＳＰ変換回路２の並
列出力端から出力され、フラッグ判定回路４でフラッグ
信号であることが検出されて、フラッグパルスＨが出力
サレルト、このフラッグパルスＨがクロックパルスＡに
よってサンプリングされてフラッグ割込み発生回路７か
ら紀２図（Ｃ）に示すようにパルスＥとして出力される
。このパルスＥはフラッグ割込み用信号Ｆとしてマイク
ロコンピュータ側に供給されると共に、バイトバウンダ
リ発生回路６のクロック端子ＣＬに印加され、このパル
スＥの立ち上がシエッジ（第２図において、符号ｔＢで
示す）で、８ビツトカウンタ回路８の出力パルスＧをサ
ンプリングする。このとき、バイトバウンダリ成立時に
１ｄａ（２図（ｄ）の左側部分のタイミング関係に示す
ように、出力パルスＧ　ｉＥ　存在する時にはローレベ
ルのバイトバウンダリ信号Ｒを出力し、パイトノ（ウン
ダリ不成立時には同図（ｄ）の右側部分のタイミング関
係に示すように、出力パルスＧが出力されていない時に
はノ１４レベルのバイトバウンダリ信号Ｋを出力する。

上記バイトバウンダリ信号Ｋがローレベルであるか、ノ
１インペルであるかによって、ノ；ケットごとのデータ
信号のデータ長が正しいか否かが判定可能となる。

尚、フラッグ割込み発生回路７の出カッ（ルスＥは上述
のように８ビツトカウンタ回路８の出力パルスＧｋサン
プリングさせると共に、８ビツトカウンタ回路８をリセ
ットするが、８ビツトカウンタ回路８にわずかのディレ
ィ時間ｔ１があると、第２図（ａ）に示すように、時刻
ｔＥＯ後に出力パルスＧｌｄローレベルトナル。

〔背景技術の問題点〕

上記従来例におけるデータ処理においては１、データ長
が正しく入力されない場合においても、フラッグ割込み
がマイクロコンピュータにかかり、誤１つだデータが処
理されることになる。

また、従来のデータ処理装置においては、データバッフ
ァ１１のデータ内容をＣＰＵＫＨみ込ませるためデータ
割込みパルスを発生するためには、バイトバウンダリが
成立したか否かを示す信号に、フラッグ割込み信号Ｆを
必要とする。

即チ、データバッファ１１のデータをＣＰＵが読み込む
には、バイトバウンダリが成立したことを検知し、かつ
フラッグ割込みパルスが発生したことを検知した上でデ
ータ割込みパルスを発生してデータをＣＰＵＫ読み込む
。このため、バイトバウンダリの成立、フラッグ割込み
パルスの発生の２つを満足した上でなければデータのＣ
ＰＵへの書込みができない。このことから、データをＣ
ＰＵへ読み込むための条件が複雑となる。

更に、従来のデータ処理装置では前述のように、バイト
バウンダリ、即ちデータ長が正しくない場合でも、フラ
ッグ割込みパルスが発生して、正しくないデータがＣＰ
ＵＫ読み込まれるという誤動作を発生する。

又、データが正しく入力された場合にも、マイクロコン
ピュータに（フラッグ）割込みによって、フラッグ割込
みのプログラムを実行させ、その後それまで行っていた
プログラムに戻ストいうデータ処理を行うため、マイク
ロコンピュータは他のプログラムを実行することがたえ
ず中断される。又、割込み用プログラムを用意しなけれ
ばならず、ソフトウェアに負担がかかるという問題点が
あった。

〔発明の目的〕

本発明は、上述した点にかんがみて々されたものであり
、シリアル形態で伝送されたデータをデータバッファか
らＣＰＵＫ読み込む際、フラッグ処理パルス信号をデー
タ長の検出（バイトバウンダリ）信号去月いて形成し、
データ割込パルスとフラッグ処理パルスの２　信号間の
相対的関係によってデータのＣＰＵへの読み込み制御を
行なう。

これにより、データを効率よ＜ＣＰＵヘアクセスすると
ともに、誤まったデータがＣＰＵでアクセスされるのを
防止することを目的とする。

〔発明の概要〕

本発明は、シリアル形態で伝送される情報のうち、同期
信号として機能するフラツトグ信号（例えば５ＤＬＣ方
式（５ｙｎｃｈｒｏｎｏｕｓ　１）ａｔａ　ＬｉｎｋＣ
ｏｎｔｒｏｌ　）ではＩＱ　１１１１１１０Ｊ　　をフ
ラッグ判定回路により検出する。このフラッグ判定回路
によって得るフラッグ信号を検知したことを示すフラッ
グ信号は、フラッグ信号に続く次の単位情報の始まり部
（パケットの始まり）を表わす信号を発生するバケツ）
　ＩＪ上セツト路の制御信号として用いる。

そして、このパケットリセット回路の出力信号は、該当
するパケットのデータ長が所定の値か否かを検出するピ
ントカウンタ（例えば８ビツトカウンタ）にリセットパ
ルスとして供給される。この場合ビットカウンタは、「
Ｏ」サプレス用クロック発生回路の出力、νＩＪち、受
信すべき情報ビットに対応したパルスをクロツクパルス
として印加する。

ここで、上記ビットカウンタの出力に発生するデータが
所定ピット長であるという信号が発生した条件のもとて
上記フラッグ判定回路の出力を検知した場合に出力を発
生するデータ処理回路を設ける。

これによシ、上記データ処理回路の出力には、バイトバ
ウンダリ（データ長が正しいことを示す信号）が成立し
、かつフラッグ信号を得たこトラ示すフラッグ処理パル
スを得る。

このフラッグ処理パルスはＣＰＵに動作シ、ＣＰＵへの
データのデータ割込み動作を可能とする。

従って、データバッファのＣＰＵへの書キ込みは、上記
フラッグ処理パルスの単一信号有無を判別するのみで制
御することができる。

また、バイトバウンダリが不成立の場合に、誤まってデ
ータがＣＰＵに書き込まれることが防止される。

〔発明の実施例〕

以下、本発明の一実施例を第３図及び第４図を参照して
説明する。

第３図は一実施例の構成をブロック図にて示し、第４図
はその動作説明用の各部の波形図である。

尚、第１図に示す従来例で説明したものと同一要素には
同符号を用いて示す。

データ入力端１からシフトレジスタ等によって形成され
たＳＰ変換回路２に入力されたシリアル形態の入力デー
タは、このＳＰ変換回路２によって並列データに変換さ
れる。そして上記入力データはフラッグ判定回路４及び
「０」サプレス用クロック発生回路５に出力される。ま
た、上記入力データは、上記ＳＰ変換回路２を構成する
シフトレジスタのうちの一つの出力を介して直列データ
としてＳＰ変換回路６に送シ出される。

上記フラッグ判定回路４でフラッグ信号と判定されて出
力されるフラッグパルスＨは、パケットリセット回路２
１によってクロックパルスＡでサンプリングされて（前
述におけるパルスＥと同様な）リセットパルスＥ′がパ
ケットリセット回路２１の出力に出力される。このリセ
ットパルスＥ′は、次のパケット信号が到来したことを
示す信号であり、８ビツトカウンタ回路８のリセット端
子Ｒ及びデータバッファ１１のリセット端子に印加され
るようになっている。

一方、上記１”ＯＬ＋サプレス用クロック発生回路５Ｆ
ｉ、直列データ信号りが入力されるＳＰ変換回路６のク
ロック端子ＣＬに伝送信号に付加された「０」を除去し
た情報ビットに対してクロックを印加して順次受信すべ
きデータ信号りを取シ込ませる。また上記「０」サプレ
ス用クロック発生回路５の出力は８ビツトカウンタ回路
８の入力端工にクロックを印加して割数さぜ、到来デー
タパケットのデータ長が所定のデータ長であるか否かを
判定するため１バイト毎に短い幅のパルスＧを出力させ
るようになっている。

このパルスＧは、データバッファ１１にスト２２を介し
てＲＳフリップフロップ等で形成されたデータ処理回路
２３に供給され、前記フラッグ判定回路４のフラッグパ
ルスＨをサンプリングし、フラッグ処理可能とする１バ
イト長程度の期間フラッグ処理パルスＪをマイクロコン
ピュータの入出力ポートに出力するように構成されてい
る。

このように構成された本発明の一実施例の動作を第４図
を参照して以下に説明する。

直列ディジタル信号としての入力データ信号はＳＰ変換
回路２にクロックパルスＡに同期して取り込まれる。こ
のとき、フラッグ信号はフラッグ判定回路４によって入
力された並列データカ所定のビットパターン（例えばｒ
ｏｌｌｌｌｌｌｏｊ）であるかどうかを調べることによ
って検出され、フラッグ信号であると検出されたとキハ
、フラッグパルスＨがパケットリセット検出回路２１に
おいて、クロックパルスＡでサンプリングされてフラッ
グ信号が到来したことをに出力される。

上記フラッグ判定回路４から出力されるフラッグパルス
Ｈに同期した時刻にパルスの始点が一致するよう調整さ
れてクロックパルスＢが出力サレる「０コサプレス用ク
ロック発生回路５ばそのクロックパルスＢを供給するこ
とにより、ＳＰ変換回路６に直列データ信号りを順次数
シ込ませる。−１だ、上記「０」サプレス用クロック発
生回路５の出力Ｂは８ピツト力ウンタ回路８にも供給さ
れ、リセット後のクロック数を計数シ、到来データパケ
ットのデータ長が所定の値。

であることを示すパルスＧを出力させる。即ち、バイト
バウンダリが成立したとき上記８ビツトカウンタ８は出
力Ｇを発生する。

このパルスＧによってデータバッファ１１は並列データ
（信号）をＳＰ変換回路６から取り込む。このときバイ
トバウンダリが成立したことを示す−Ｌ：記信号Ｇは反
転回路２２を経てデータ処理回路２３に供給される。第
４図（ａ）に示すＬりにフラッグ信号ｒＴ０１１１１１
１０ｊ＋か゛入力されると、フラッグ判定回路４は前述
のようにフラッグ信号であると判定して同図（ｂ）に示
すようにフラッグパルスＨｅ出カスる。

一方、データ長を所定のビット長に規定してバイトバウ
ンダリが成立したか否かを検出する機能を有する８ピツ
ト力ウンタ回路８は、上記フラッグ信号を検出したこと
を示す上記信号Ｈを入力としパケットの終了を表わすパ
ケットリセット回路２１の出力でリセットされ、クロッ
クパルスＢを計数する。そしてバイトバウンダリの成立
を示す上記８ビツトカウンタ８の出力Ｇは、反転回路２
２を通してパルスＧの形で第４図（Ｃ）に示すように１
バイト毎に出力される。

このように、このパルスＧはデータが正しく検出され、
上記フラッグパルスＨが出力されている時に出力される
♂（イトバウンダリ成立時にはデータ処理回路２３にお
いて第４図（ｄ）に示す（時刻ｔ２で示す）ように信号
Ｇの立ち上がシエッジでサンプリングしてフラッグ処理
パルスＪを出力し、データを正しく取シ込んでいない、
っ１１、フラッグパルスＨとパルスＧの（立チ上がシ）
時刻ｔ３とが一致しないバイトバウンダリ不成立時には
同図（ｄ）の右側に示すようにフラッグ処理パルスＪが
出力されない（フラッグ処理パルスＪｉｌ−ローレベル
トする）。

このようにして得られる上記データ処理回路２３の出力
である上記フラッグ処理パルスＪは、引き続いて入力さ
れるパルスＧの立ち上がりエツジが入力される信号期間
ハイレベルに保たれる。このため、パルスＪは入出力ポ
ートに入力されてフラッグ処理が行われる。

一方、バイトバウンダリ不成立時には、データ処理回路
２３でバイトバウンダリが成立した条件のもとてフラッ
グ信号を検出するという動作が行なわれないので、デー
タ処理回路２３０川力に、信号Ｊ力く゛発生しない。こ
のとき、そのパケットにおいて取〕込まれたデータは誤
りのあるものとして、データバッファ１１のデータをＣ
Ｐ　Ｕ　Ｋ書き込み動作を停止するとともに、信号Ｅ′
によシデータバッファの内容を消去する。

この一実施例によれば、バイトバウンダリ不成立時に誤
まってフラッグ割込みバルーｘを発生することがないの
で誤まったデータがＣＰＵに書き込まれるデータ処理を
防止することができる。

また、バイトバウンダリが成立したか否かを判別するに
供する８ビツトカウンタ８は、フラッグ信号が検出され
たことを示す信号Ｅ′でリセットし、この信号Ｅ′はデ
ータバッファ１１のデータをリセットする信号として用
いている構成としているので、常にバイトバウンダリの
検出をする前に以前の上記データバッファ１１あデータ
はリセットされる。即ち、データバッファ１１の以前の
データ内容を確実にリセットした後に新たに到来したデ
ータパケットのデータ長を、上記８ビツトカウンタ回路
８で「ｏ」サプレス用クロック発生回路５の出力をクロ
ックとして検出する。そしてバイトバウンダリが成立し
たことを示す上記８ビツトカウンタ８の出方ｄが発生し
たときに、フラッグ判定ｄカＨが発生したときにのみデ
ータ処理回路２３の出力にフラッグ処理パルスＪを発生
する。

いいかえると、バイトバウンダリが成立して、カッフラ
ッグ信号Ｈを検出したときにのみ、データバッファ１１
の内容をＣＰＵに書き込むことを可能にする信号をフラ
ッグ処理パルスとしてＣＰＵに供給する。

従って、バイトバウンダリが不成立であるにも拘らずフ
ラッグ割込みパルスを不要に発生するという従来回路の
欠点が解消される。

更に、データバッファ１１のデータ内容をＣＰＵにに書
き込むか否かは、上記データ処理回路２３の出力Ｊの単
一信号にのみ依存し、従来のようにバイトバウンダリ発
生回路９の出力Ｋ。

フラッグ齢込み発生回路７の出力Ｅの２信号から判別す
るようなことはないので、誤動作が軽減される。

〔発明の効果〕

以上のように、本発明によれば、データ長が正しくない
場合に誤って、データバッファの誤つたデータ出力をＣ
ＰＵＫ読み込ませる誤動作を防止し得る。

また、データバッファの内容を読み込む割込み動作をＣ
ＰＵに行なわせるか否かの制御信号は、データ長が正し
いことを積出した条件のもとてフラッグ信号を検知して
フラッグ処理パルスを発生するデータ処理回路の出力の
単一信号のみを用いるので、割込み動作の誤動作が軽減
され、割込動作自体効率良く行なわれる。

【図面の簡単な説明】

第１図は従来例のデータ処理装置を示すブロック図、第
２図は第１図の動作説明用のタイミングチャート図、第
３図は本発明の一実施例を示すブロック図、第４図Ｆｉ
第３図の動作説明用のタイミングチャート図である。

Claims (1)

1. 【特許請求の範囲】 同期信号として機能するフラッグ信号を含み、かつフラ
   ッグ信号とデータ信号との混合を防ぐためデータ中に所
   定数「１」が継続するデータに対し「０」を挿入したシ
   リアル入力データを、所定のクロックパルスに応じて入
   力する入力端子を有する第１の直並列変換回路と、 この第１の直並列変換回路に前記フラッグ信号が到来し
   たことを検出するフラッグ判定回路と、 前記Ａリアル入カデータに挿入されたデータパケット中
   の「０」を検出して、この「０」情報を抑圧し到来ピッ
   トに呼応したパルスを発生するｒＯＪサプレス用クコク
   ロック発生回路この「０」サプレス用クロック発生回路
   の出力をクロックとし前記シリアル人力データを入力端
   子に入力する第２の直並列変換回路と、前記フラッグ判
   定回路の出力によってリセットされ、前記「０」サプレ
   ス用クロック発生回路の出力をクロックパルスとし、到
   来データのビット長が正しいか否かを検出してその検出
   結果をビット長検出信号として出力するカウンタと、 とのカウンタの出力に得られる到来データのビット長が
   正しいことを示すビット長検出信号が発生したときに、
   前記フラッグ信号が前記フラッグ判定回路の出力に出力
   されたことを検知してフラッグ処理パルスを出力するデ
   ータ処理回路と、 前記カウンタの出力に発生するビット長検出信号発生時
   に前記第２の直並列変換回路のデータを中央処理装置に
   転送することを可能にするデータバッファとを少なくと
   も具備したことを特徴とするデータ処理装置。