JPH04288780A - 画像処理回路 - Google Patents
画像処理回路Info
- Publication number
- JPH04288780A JPH04288780A JP7721991A JP7721991A JPH04288780A JP H04288780 A JPH04288780 A JP H04288780A JP 7721991 A JP7721991 A JP 7721991A JP 7721991 A JP7721991 A JP 7721991A JP H04288780 A JPH04288780 A JP H04288780A
- Authority
- JP
- Japan
- Prior art keywords
- data
- image processing
- data bus
- processing circuit
- digital data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000003705 background correction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 101100524644 Toxoplasma gondii ROM4 gene Proteins 0.000 description 3
- 101100524645 Toxoplasma gondii ROM5 gene Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Landscapes
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の目的〕
【０００１】
【産業上の利用分野】本発明はイメージセンサ等で読み
取った画像データ等をデジタル処理する画像処理回路に
関する。
取った画像データ等をデジタル処理する画像処理回路に
関する。
【０００２】
【従来の技術】図３は従来この種の画像処理回路の一例
を示したブロック図である。図示されないイメージセン
サ等によって読み取られたアナログ画像データはＡ／Ｄ
変換器１で８ビットのデジタル信号に変換され、このデ
ジタル信号がシェーディング補正回路２でシェーディン
グ補正され後、アドレスバスａを介して濃度補正用ＲＯ
Ｍ４に８ビットデジタルデータ（入力画像信号）として
入力される。ＲＯＭ４は前記入力画像信号レベルに応じ
て出力される濃度補正されたデータが格納されており、
用途に応じて自由に濃度補正レベルを設定できるように
なっている。ここで、上記濃度補正とは、イメージセン
サ及びＡ／Ｄ変換器のばらつきや非線形部分によって読
み取った画像信号の濃度が実際の濃度から掛け離れるの
を補正するものである。ＲＯＭ４から読み出された８ビ
ット濃度補正デジタルデータはデーターバスｂを介して
２値化回路３により２値化されて出力される。
を示したブロック図である。図示されないイメージセン
サ等によって読み取られたアナログ画像データはＡ／Ｄ
変換器１で８ビットのデジタル信号に変換され、このデ
ジタル信号がシェーディング補正回路２でシェーディン
グ補正され後、アドレスバスａを介して濃度補正用ＲＯ
Ｍ４に８ビットデジタルデータ（入力画像信号）として
入力される。ＲＯＭ４は前記入力画像信号レベルに応じ
て出力される濃度補正されたデータが格納されており、
用途に応じて自由に濃度補正レベルを設定できるように
なっている。ここで、上記濃度補正とは、イメージセン
サ及びＡ／Ｄ変換器のばらつきや非線形部分によって読
み取った画像信号の濃度が実際の濃度から掛け離れるの
を補正するものである。ＲＯＭ４から読み出された８ビ
ット濃度補正デジタルデータはデーターバスｂを介して
２値化回路３により２値化されて出力される。
【０００３】上記のような画像処理回路の破線で囲んだ
部分をゲ−トアレ−化してＲＯＭ４を外付けとすると、
このＲＯＭ４に対する入、出力線に対してゲ−トアレ−
のピン数はアドレス出力ピン８本、デ−タ入力ピン８本
の合計１６本が必要になる。しかし、ゲ−トアレ−化す
る回路は各種機能が盛り込まれているため、１つの機能
に対して使用されるピン数は少なければ少ないほどゲ−
トアレ−化がし易くなるが、上記の如くＲＯＭ４を外付
けするのに合計１６ピンが必要であるため、ピンを多く
取り過ぎるということで上記画像処理回路のゲ−トアレ
−化は困難であった。
部分をゲ−トアレ−化してＲＯＭ４を外付けとすると、
このＲＯＭ４に対する入、出力線に対してゲ−トアレ−
のピン数はアドレス出力ピン８本、デ−タ入力ピン８本
の合計１６本が必要になる。しかし、ゲ−トアレ−化す
る回路は各種機能が盛り込まれているため、１つの機能
に対して使用されるピン数は少なければ少ないほどゲ−
トアレ−化がし易くなるが、上記の如くＲＯＭ４を外付
けするのに合計１６ピンが必要であるため、ピンを多く
取り過ぎるということで上記画像処理回路のゲ−トアレ
−化は困難であった。
【０００４】
【発明が解決しようとする課題】上記の如く従来の画像
処理回路をゲ−トアレ−化する際には濃度補正用のＲＯ
Ｍを外付けにしなければならず、このために入出力ピン
として合計１６ピン必要なため、前記画像処理回路のゲ
−トアレ−化が困難であるという欠点があった。
処理回路をゲ−トアレ−化する際には濃度補正用のＲＯ
Ｍを外付けにしなければならず、このために入出力ピン
として合計１６ピン必要なため、前記画像処理回路のゲ
−トアレ−化が困難であるという欠点があった。
【０００５】そこで本発明は上記の欠点を除去するもの
で、外付けするＲＯＭの接続ピン数を従来の１／２とす
ることにより、ゲ−トアレ−化を容易に行うことができ
る画像処理回路を提供することを目的としている。 〔発明の構成〕
で、外付けするＲＯＭの接続ピン数を従来の１／２とす
ることにより、ゲ−トアレ−化を容易に行うことができ
る画像処理回路を提供することを目的としている。 〔発明の構成〕
【０００６】
【課題を解決するための手段】本発明の画像処理回路は
デジタルデータを伝達するデータバスと、デジタルデー
タの前記データバス上への出力を開閉するゲート手段と
、このゲート手段から出力されたデジタルデータを前記
データバスを介してラッチする第１のラッチ手段と、こ
の第１のラッチ手段によってラッチされたデータを入力
して対応するデジタルデータを前記データバス上に出力
するＲＯＭと、このＲＯＭから出力されるデジタルデー
タを前記データバスを介してラッチする第２のラッチ手
段とを具備した構成を有する。
デジタルデータを伝達するデータバスと、デジタルデー
タの前記データバス上への出力を開閉するゲート手段と
、このゲート手段から出力されたデジタルデータを前記
データバスを介してラッチする第１のラッチ手段と、こ
の第１のラッチ手段によってラッチされたデータを入力
して対応するデジタルデータを前記データバス上に出力
するＲＯＭと、このＲＯＭから出力されるデジタルデー
タを前記データバスを介してラッチする第２のラッチ手
段とを具備した構成を有する。
【０００７】
【作用】本発明の画像処理回路において、データバスは
デジタルデータを伝達する。ゲート手段はデジタルデー
タの前記データバス上への出力を開閉する。第１のラッ
チ手段は前記ゲート手段から出力されたデジタルデータ
を前記データバスを介してラッチする。ＲＯＭは前記第
１のラッチ手段によってラッチされたデータを入力して
対応するデジタルデータを前記データバス上に出力する
。第２のラッチ手段は前記ＲＯＭから出力されるデジタ
ルデータを前記データバスを介してラッチする。
デジタルデータを伝達する。ゲート手段はデジタルデー
タの前記データバス上への出力を開閉する。第１のラッ
チ手段は前記ゲート手段から出力されたデジタルデータ
を前記データバスを介してラッチする。ＲＯＭは前記第
１のラッチ手段によってラッチされたデータを入力して
対応するデジタルデータを前記データバス上に出力する
。第２のラッチ手段は前記ＲＯＭから出力されるデジタ
ルデータを前記データバスを介してラッチする。
【０００８】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は本発明の画像処理回路の一実施例を示し
たブロック図である。１はアナログ画像デ−タを８ビッ
トのデジタル画像デ−タに変換するＡ／Ｄ変換器、２は
Ａ／Ｄ変換器から出力されるデジタル画像信号を波形整
形するシェ−ディング補正回路、３はデ−タラッチ回路
６によってラッチされたデ−タを２値化する２値化回路
、４は濃度補正用のデ−タが格納されている濃度補正用
ＲＯＭ、５はデ−タの流れを開閉するスリ−ステ−トバ
ッファゲ−ト、６は濃度補正用ＲＯＭ４からの出力デ−
タをラッチするデ−タラッチ回路、７はスリ−ステ−ト
バッファゲ−ト５からの出力デ−タをラッチするアドレ
スラッチ回路、８はゲート５、データラッチ回路６及び
アドレスラッチ回路７の動作を制御する制御信号を発生
するタイミングパルス発生器、９はＲＯＭ４への入出力
データを伝達するデータバスである。
明する。図１は本発明の画像処理回路の一実施例を示し
たブロック図である。１はアナログ画像デ−タを８ビッ
トのデジタル画像デ−タに変換するＡ／Ｄ変換器、２は
Ａ／Ｄ変換器から出力されるデジタル画像信号を波形整
形するシェ−ディング補正回路、３はデ−タラッチ回路
６によってラッチされたデ−タを２値化する２値化回路
、４は濃度補正用のデ−タが格納されている濃度補正用
ＲＯＭ、５はデ−タの流れを開閉するスリ−ステ−トバ
ッファゲ−ト、６は濃度補正用ＲＯＭ４からの出力デ−
タをラッチするデ−タラッチ回路、７はスリ−ステ−ト
バッファゲ−ト５からの出力デ−タをラッチするアドレ
スラッチ回路、８はゲート５、データラッチ回路６及び
アドレスラッチ回路７の動作を制御する制御信号を発生
するタイミングパルス発生器、９はＲＯＭ４への入出力
データを伝達するデータバスである。
【０００９】次に本実施例の動作について説明する。ア
ナログ画像デ−タはＡ／Ｄ変換器１によって８ビットの
デジタル信号に変換された後、シェ−ディング補正回路
２によって波形整形されてゲ−ト５に入力される。一方
、ゲ−ト５は図２（Ａ）で示すタイミングで開、閉され
、このゲ−ト５を開、閉するゲートコントロール信号は
タイミングパルス発生器８によって供給される。
ナログ画像デ−タはＡ／Ｄ変換器１によって８ビットの
デジタル信号に変換された後、シェ−ディング補正回路
２によって波形整形されてゲ−ト５に入力される。一方
、ゲ−ト５は図２（Ａ）で示すタイミングで開、閉され
、このゲ−ト５を開、閉するゲートコントロール信号は
タイミングパルス発生器８によって供給される。
【００１０】図２（Ａ）で示すゲートコントロール信号
がハイレベルとなって、ゲ−ト５が開路した時、シェ−
ディング補正回路５から出力された図２（Ｃ）に示すよ
うな８ビットの画像デ−タはデ−タ線９を介してアドレ
スラッチ回路７に入力される。このアドレスラッチ回路
７は図２（Ｂ）に示したタミングパルスの立ち上がりに
て入力画像データをラッチする。濃度補正用ＲＯＭ４は
アドレスラッチ回路７にラッチされた図２（Ｄ）に示し
たようなデ−タを入力して、これに対応する濃度補正さ
れたデ−タをデ−タバス９上に図２（Ｅ）に示す如く出
力する。この時、図２（Ａ）で示すゲートコントロール
信号はローレベルとなっていて、前記ゲート５は閉路し
ている。又この時、図２（Ｂ）に示したタイミングパル
スが立ち下がって、デ−タラッチ回路６がデータバス９
上のデ−タをラッチする。２値化回路３はデ−タラッチ
回路６にラッチされたデ−タを２値化して出力する。 尚、上記タイミングパルスはタイミングパルス発生器８
からデ−タラッチ回路６及びアドレスラッチ回路７に供
給される。
がハイレベルとなって、ゲ−ト５が開路した時、シェ−
ディング補正回路５から出力された図２（Ｃ）に示すよ
うな８ビットの画像デ−タはデ−タ線９を介してアドレ
スラッチ回路７に入力される。このアドレスラッチ回路
７は図２（Ｂ）に示したタミングパルスの立ち上がりに
て入力画像データをラッチする。濃度補正用ＲＯＭ４は
アドレスラッチ回路７にラッチされた図２（Ｄ）に示し
たようなデ−タを入力して、これに対応する濃度補正さ
れたデ−タをデ−タバス９上に図２（Ｅ）に示す如く出
力する。この時、図２（Ａ）で示すゲートコントロール
信号はローレベルとなっていて、前記ゲート５は閉路し
ている。又この時、図２（Ｂ）に示したタイミングパル
スが立ち下がって、デ−タラッチ回路６がデータバス９
上のデ−タをラッチする。２値化回路３はデ−タラッチ
回路６にラッチされたデ−タを２値化して出力する。 尚、上記タイミングパルスはタイミングパルス発生器８
からデ−タラッチ回路６及びアドレスラッチ回路７に供
給される。
【００１１】本実施例によれば、濃度補正用ＲＯＭ４を
外付けする際のデ−タ線を入出力データで共用化して８
本にしているため、図１の破線で示した画像処理回路を
ゲ−トアレ−化した際、濃度補正用ＲＯＭ４の接続ピン
数を従来の半分の８ピンとすることができるため、前記
破線で示した画像処理回路のゲ−トアレ−化を容易に行
うことができる。
外付けする際のデ−タ線を入出力データで共用化して８
本にしているため、図１の破線で示した画像処理回路を
ゲ−トアレ−化した際、濃度補正用ＲＯＭ４の接続ピン
数を従来の半分の８ピンとすることができるため、前記
破線で示した画像処理回路のゲ−トアレ−化を容易に行
うことができる。
【００１２】尚、上記画像処理回路で扱うデータがｎビ
ットであった場合は本発明によって、外付けＲＯＭの接
続ピン数を２ｎピンからｎピンに減少させることができ
る。例えば前記データ１６ビットであれば３２ピンから
１６ピンに、３２ビットであれば６４ピンから３２ピン
に減少させることができる。
ットであった場合は本発明によって、外付けＲＯＭの接
続ピン数を２ｎピンからｎピンに減少させることができ
る。例えば前記データ１６ビットであれば３２ピンから
１６ピンに、３２ビットであれば６４ピンから３２ピン
に減少させることができる。
【００１３】
【発明の効果】以上記述した如く本発明の画像処理回路
によれば、外付けするＲＯＭの接続ピン数を従来の１／
２とすることにより、ゲ−トアレ−化を容易に行うこと
ができる。
によれば、外付けするＲＯＭの接続ピン数を従来の１／
２とすることにより、ゲ−トアレ−化を容易に行うこと
ができる。
【図１】本発明の画像処理回路の一実施例を示したブロ
ック図。
ック図。
【図２】図１に示した回路の動作タイムチャート。
【図３】本発明の画像処理回路の一例を示したブロック
図。
図。
１…Ａ／Ｄ変換器
２…シェーディング補正回路 ３…２値化回路
４…ＲＯＭ５…スリーステートバッファゲ
ート ６…データラッチ回路 ７…アドレスラッチ回路
２…シェーディング補正回路 ３…２値化回路
４…ＲＯＭ５…スリーステートバッファゲ
ート ６…データラッチ回路 ７…アドレスラッチ回路
Claims (1)
- 【請求項１】 デジタルデータを伝達するデータバス
と、デジタルデータの前記データバス上への出力を開閉
するゲート手段と、このゲート手段から出力されたデジ
タルデータを前記データバスを介してラッチする第１の
ラッチ手段と、この第１のラッチ手段によってラッチさ
れたデータを入力して対応するデジタルデータを前記デ
ータバス上に出力するＲＯＭと、このＲＯＭから出力さ
れるデジタルデータを前記データバスを介してラッチす
る第２のラッチ手段とを具備したことを特徴とする画像
処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7721991A JPH04288780A (ja) | 1991-03-18 | 1991-03-18 | 画像処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7721991A JPH04288780A (ja) | 1991-03-18 | 1991-03-18 | 画像処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04288780A true JPH04288780A (ja) | 1992-10-13 |
Family
ID=13627742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7721991A Withdrawn JPH04288780A (ja) | 1991-03-18 | 1991-03-18 | 画像処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04288780A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9939179B2 (en) | 2015-12-08 | 2018-04-10 | Bitzer Kuehlmaschinenbau Gmbh | Cascading oil distribution system |
-
1991
- 1991-03-18 JP JP7721991A patent/JPH04288780A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9939179B2 (en) | 2015-12-08 | 2018-04-10 | Bitzer Kuehlmaschinenbau Gmbh | Cascading oil distribution system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |