JPH08130476A - 逐次比較型ａｄコンバータ - Google Patents
逐次比較型ａｄコンバータInfo
- Publication number
- JPH08130476A JPH08130476A JP6267633A JP26763394A JPH08130476A JP H08130476 A JPH08130476 A JP H08130476A JP 6267633 A JP6267633 A JP 6267633A JP 26763394 A JP26763394 A JP 26763394A JP H08130476 A JPH08130476 A JP H08130476A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- gate
- blocks
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Microcomputers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 ビット分解能がより高精度になった場合で
も、マイクロコンピュータ等のチップ面積の大型化を防
止できるＡＤコンバータを提供することを目的とする。 【構成】 １０ビットのデジタル信号ＡＤ９〜ＡＤ０の
各ビットを出力する為のブロック３−１〜３−１０に
は、各々２個の第１及び第２抵抗４、５を設けるだけで
済む。従って、１０ビット分解能のＡＤコンバータを実
現する場合、従来必要とされていた１０２４本の抵抗を
２０本に大幅に削減することができ、ＡＤコンバータを
マイクロコンピュータに内蔵する場合でも、高分解能で
ありながら、チップサイズの小さいＡＤコンバータ内蔵
マイクロコンピュータとなる。
も、マイクロコンピュータ等のチップ面積の大型化を防
止できるＡＤコンバータを提供することを目的とする。 【構成】 １０ビットのデジタル信号ＡＤ９〜ＡＤ０の
各ビットを出力する為のブロック３−１〜３−１０に
は、各々２個の第１及び第２抵抗４、５を設けるだけで
済む。従って、１０ビット分解能のＡＤコンバータを実
現する場合、従来必要とされていた１０２４本の抵抗を
２０本に大幅に削減することができ、ＡＤコンバータを
マイクロコンピュータに内蔵する場合でも、高分解能で
ありながら、チップサイズの小さいＡＤコンバータ内蔵
マイクロコンピュータとなる。
Description
【０００１】
【産業上の利用分野】本発明は、逐次比較の為の抵抗数
を削減するのに好適な逐次比較型ＡＤコンバータに関す
る。
を削減するのに好適な逐次比較型ＡＤコンバータに関す
る。
【０００２】
【従来の技術】一般に、逐次比較型ＡＤコンバータは、
アナログ信号をｎビットのデジタル信号に変換する際、
電源Ｖと接地との間に直列接続される２↑ｎ（２のｎ
乗）本の直列抵抗と、一方の入力端子にアナログ信号が
印加されると共に他方の入力端子に前記直列抵抗の任意
の接続点電圧が選択的に印加される比較回路と、該比較
回路の比較出力に基づいて前記比較回路の他方の入力端
子に印加される接続点電圧を変更する制御回路と、を必
要とする。逐次比較の手法としては、デジタル信号の最
上位ビットから順次下位ビットへと「１」又は「０」を
決定していく訳であるが、具体的動作としては、初め
に、アナログ信号と中点電圧Ｖ／２を比較し、アナログ
信号が中点電圧Ｖ／２より大きい時には比較回路から
「１」を出力し、この「１」がデジタル信号の最上位ビ
ットとなる。次に、比較回路の「１」出力に基づき、前
記アナログ信号と電源Ｖ及びＶ／２間の中点電圧３Ｖ／
４とを比較し、アナログ信号が電圧３Ｖ／４より小さい
時には比較回路から「０」を出力し、この「０」がその
次の下位ビットの値となる。上記した動作を制御回路の
制御により繰り返し、ｎビットのデジタル信号を得るこ
とができる。
アナログ信号をｎビットのデジタル信号に変換する際、
電源Ｖと接地との間に直列接続される２↑ｎ（２のｎ
乗）本の直列抵抗と、一方の入力端子にアナログ信号が
印加されると共に他方の入力端子に前記直列抵抗の任意
の接続点電圧が選択的に印加される比較回路と、該比較
回路の比較出力に基づいて前記比較回路の他方の入力端
子に印加される接続点電圧を変更する制御回路と、を必
要とする。逐次比較の手法としては、デジタル信号の最
上位ビットから順次下位ビットへと「１」又は「０」を
決定していく訳であるが、具体的動作としては、初め
に、アナログ信号と中点電圧Ｖ／２を比較し、アナログ
信号が中点電圧Ｖ／２より大きい時には比較回路から
「１」を出力し、この「１」がデジタル信号の最上位ビ
ットとなる。次に、比較回路の「１」出力に基づき、前
記アナログ信号と電源Ｖ及びＶ／２間の中点電圧３Ｖ／
４とを比較し、アナログ信号が電圧３Ｖ／４より小さい
時には比較回路から「０」を出力し、この「０」がその
次の下位ビットの値となる。上記した動作を制御回路の
制御により繰り返し、ｎビットのデジタル信号を得るこ
とができる。
【０００３】ところで、最近は、マイクロコンピュータ
の高機能化に伴い、該マイクロコンピュータ内部にＡＤ
コンバータを内蔵する機種もある。この場合、マイクロ
コンピュータを形成するチップ上にＡＤコンバータの構
造をマスクを用いて焼き付ける訳であるが、マイクロコ
ンピュータの全チップ面積に占めるＡＤコンバータのパ
ターン配置面積は一般的に直列抵抗が原因となって大き
くなる傾向にある。
の高機能化に伴い、該マイクロコンピュータ内部にＡＤ
コンバータを内蔵する機種もある。この場合、マイクロ
コンピュータを形成するチップ上にＡＤコンバータの構
造をマスクを用いて焼き付ける訳であるが、マイクロコ
ンピュータの全チップ面積に占めるＡＤコンバータのパ
ターン配置面積は一般的に直列抵抗が原因となって大き
くなる傾向にある。
【０００４】
【発明が解決しようとする課題】例えば、ＡＤコンバー
タのビット分解能が８ビットの場合、直列抵抗の数は２
↑８即ち２５６本必要となるが、より高精度が要求され
て前記ＡＤコンバータのビット分解能を１０ビットに増
加した場合、直列抵抗の数は２↑１０即ち１０２４本と
いう極めて膨大な数の（８ビット分解能の時の４倍の数
の）直列抵抗が必要となってしまう。マイクロコンピュ
ータ内部に１０２４本もの直列抵抗を集積化しようとす
ると、ＡＤコンバータの構造部分だけで８ビット分解能
の場合と比べて少なくとも４倍のパターン配置面積が必
要となり、マイクロコンピュータのチップ面積が大型化
し、これに伴いコストアップを強いられる問題があっ
た。
タのビット分解能が８ビットの場合、直列抵抗の数は２
↑８即ち２５６本必要となるが、より高精度が要求され
て前記ＡＤコンバータのビット分解能を１０ビットに増
加した場合、直列抵抗の数は２↑１０即ち１０２４本と
いう極めて膨大な数の（８ビット分解能の時の４倍の数
の）直列抵抗が必要となってしまう。マイクロコンピュ
ータ内部に１０２４本もの直列抵抗を集積化しようとす
ると、ＡＤコンバータの構造部分だけで８ビット分解能
の場合と比べて少なくとも４倍のパターン配置面積が必
要となり、マイクロコンピュータのチップ面積が大型化
し、これに伴いコストアップを強いられる問題があっ
た。
【０００５】そこで、本発明は、ビット分解能がより高
精度になった場合でも、マイクロコンピュータ等のチッ
プ面積の大型化を防止できるＡＤコンバータを提供する
ことを目的とする。
精度になった場合でも、マイクロコンピュータ等のチッ
プ面積の大型化を防止できるＡＤコンバータを提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、アナログ信号をｎビットのデジタル信号に変換す
る逐次比較型ＡＤコンバータにおいて、第１電圧及び第
２電圧が両端に印加される直列接続された第１及び第２
抵抗、前記第１電圧を通過又は遮断する第１ゲート回
路、前記第２電圧を通過又は遮断する第２ゲート回路、
前記第１及び第２電圧の中点電圧を通過又は遮断すると
共に出力が前記第１ゲート回路の出力と接続された第３
ゲート回路、前記中点電圧を通過又は遮断すると共に出
力が前記第２ゲート回路の出力と接続された第４ゲート
回路、前記中点電圧を通過又は遮断する第５ゲート回
路、前記第１及び第４ゲート回路の開閉を制御する第１
制御回路、前記第２及び第３ゲート回路の開閉を前記第
１及び第４ゲート回路の開閉とは相補的に制御する第２
制御回路、を含み、ｎビットの最上位ビットから最下位
ビットまでのデジタル信号を個々に順次発生するｎ個の
ブロックと、前記ｎ個のブロック内部の前記第１及び第
２制御回路の動作及び前記第５ゲート回路の開閉を制御
する為のｎ個のクロック信号を順次発生し、前記ｎ個の
ブロックを最上位ビットから最下位ビットまで順次動作
させるクロック発生回路と、前記一方の入力にアナログ
信号が印加されると共に他方の入力がｎ個のブロック内
部のｎ個の前記第５ゲート回路と共通接続され、前記ク
ロック信号に応じて択一的にゲートを開いた所定の前記
第５ゲート回路の出力と前記アナログ信号とを比較した
比較出力により、前記第１及び第２制御回路から相補的
な制御出力を発生させる比較回路と、を備え、前記ｎ個
のクロック信号に同期して前記ｎ個のブロック内部の第
１制御回路の制御出力をｎビットのデジタル信号として
導出する点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、アナログ信号をｎビットのデジタル信号に変換す
る逐次比較型ＡＤコンバータにおいて、第１電圧及び第
２電圧が両端に印加される直列接続された第１及び第２
抵抗、前記第１電圧を通過又は遮断する第１ゲート回
路、前記第２電圧を通過又は遮断する第２ゲート回路、
前記第１及び第２電圧の中点電圧を通過又は遮断すると
共に出力が前記第１ゲート回路の出力と接続された第３
ゲート回路、前記中点電圧を通過又は遮断すると共に出
力が前記第２ゲート回路の出力と接続された第４ゲート
回路、前記中点電圧を通過又は遮断する第５ゲート回
路、前記第１及び第４ゲート回路の開閉を制御する第１
制御回路、前記第２及び第３ゲート回路の開閉を前記第
１及び第４ゲート回路の開閉とは相補的に制御する第２
制御回路、を含み、ｎビットの最上位ビットから最下位
ビットまでのデジタル信号を個々に順次発生するｎ個の
ブロックと、前記ｎ個のブロック内部の前記第１及び第
２制御回路の動作及び前記第５ゲート回路の開閉を制御
する為のｎ個のクロック信号を順次発生し、前記ｎ個の
ブロックを最上位ビットから最下位ビットまで順次動作
させるクロック発生回路と、前記一方の入力にアナログ
信号が印加されると共に他方の入力がｎ個のブロック内
部のｎ個の前記第５ゲート回路と共通接続され、前記ク
ロック信号に応じて択一的にゲートを開いた所定の前記
第５ゲート回路の出力と前記アナログ信号とを比較した
比較出力により、前記第１及び第２制御回路から相補的
な制御出力を発生させる比較回路と、を備え、前記ｎ個
のクロック信号に同期して前記ｎ個のブロック内部の第
１制御回路の制御出力をｎビットのデジタル信号として
導出する点である。
【０００７】
【作用】本発明によれば、ｎビットのデジタル信号の各
ビットを出力する為のブロックには、各々２個の第１及
び第２抵抗を設けるだけで済む。従って、１０ビット分
解能のＡＤコンバータを実現する場合、従来必要とされ
ていた１０２４本の抵抗を２０本に大幅に削減すること
ができ、ＡＤコンバータをマイクロコンピュータに内蔵
する場合でも、高分解能でありながら、チップサイズの
小さいＡＤコンバータ内蔵マイクロコンピュータを提供
できる。
ビットを出力する為のブロックには、各々２個の第１及
び第２抵抗を設けるだけで済む。従って、１０ビット分
解能のＡＤコンバータを実現する場合、従来必要とされ
ていた１０２４本の抵抗を２０本に大幅に削減すること
ができ、ＡＤコンバータをマイクロコンピュータに内蔵
する場合でも、高分解能でありながら、チップサイズの
小さいＡＤコンバータ内蔵マイクロコンピュータを提供
できる。
【０００８】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明のＡＤコンバータを示す図である。
尚、本実施例のＡＤコンバータはマイクロコンピュータ
に内蔵されるものとし、ＡＤコンバータが１０ビット分
解能を有するものとする。
る。図１は本発明のＡＤコンバータを示す図である。
尚、本実施例のＡＤコンバータはマイクロコンピュータ
に内蔵されるものとし、ＡＤコンバータが１０ビット分
解能を有するものとする。
【０００９】図１において、（１）（２）は各々第１電
圧（例えば４ボルト）ＡＶ＋及び第２電圧ＡＶ−（例え
ば０ボルト）が印加される電源端子である。（３−１）
〜（３−１０）は１０ビットのデジタル信号ＡＤ９〜Ａ
Ｄ０を出力する為のブロックである。尚、各ブロック
（３−１）〜（３−１０）の構成は同一の為、ブロック
（３−１）について内部構成の説明を行い、残りのブロ
ック（３−２）〜（３−１０）の構成については説明を
省略する。
圧（例えば４ボルト）ＡＶ＋及び第２電圧ＡＶ−（例え
ば０ボルト）が印加される電源端子である。（３−１）
〜（３−１０）は１０ビットのデジタル信号ＡＤ９〜Ａ
Ｄ０を出力する為のブロックである。尚、各ブロック
（３−１）〜（３−１０）の構成は同一の為、ブロック
（３−１）について内部構成の説明を行い、残りのブロ
ック（３−２）〜（３−１０）の構成については説明を
省略する。
【００１０】ブロック（３−１）内部において、（４）
（５）は電源端子（１）（２）の間に直列接続された第
１及び第２抵抗であり、両抵抗の抵抗値は等しいものと
する。（６）（７）（８）は電圧フォロア型の演算増幅
器であり、＋（非反転入力）端子及び出力端子が接続さ
れ、各々の−（反転入力）端子は電源端子（１）、第１
及び第２抵抗（４）（５）の中間接続点、及び電源端子
（２）と接続されている。即ち、演算増幅器（６）
（７）（８）の出力端子からは第１電圧ＡＶ＋、第１及
び第２電圧の間の中間電圧、及び第２電圧ＡＶ−が出力
される。（９）は第１トランスミッションゲート（第１
ゲート回路）であり、演算増幅器（６）の出力路に介挿
されている。（１０）は第２トランスミッションゲート
（第２ゲート回路）であり、演算増幅器（８）の出力路
に介挿されている。（１１）（１２）は第３及び第４ト
ランスミッションゲート（第３及び第４ゲート回路）で
あり、演算増幅器（７）の出力路に介挿され、更に第３
及び第４トランスミッションゲート（１１）（１２）の
電圧出力側は、各々第１及び第２トランスミッションゲ
ート（９）（１０）の電圧出力側と共通接続されてい
る。（１３）は第１ラッチ回路（第１制御回路）であ
り、Ｑ（出力）端子は第１及び第４トランスミッション
ゲート（９）（１２）のゲートの開閉の為の制御入力と
接続されている。（１４）は第２ラッチ回路（第２制御
回路）であり、Ｑ端子は第２及び第３トランスミッショ
ンゲート（１０）（１１）の制御入力と接続されてい
る。また、（１５）は第５トランスミッションゲート
（第５ゲート回路）であり、一端が第１及び第２抵抗
（４）（５）の中間接続点と接続されている。各ブロッ
ク（３−１）〜（３−１０）は、上記した同一構成を有
している。
（５）は電源端子（１）（２）の間に直列接続された第
１及び第２抵抗であり、両抵抗の抵抗値は等しいものと
する。（６）（７）（８）は電圧フォロア型の演算増幅
器であり、＋（非反転入力）端子及び出力端子が接続さ
れ、各々の−（反転入力）端子は電源端子（１）、第１
及び第２抵抗（４）（５）の中間接続点、及び電源端子
（２）と接続されている。即ち、演算増幅器（６）
（７）（８）の出力端子からは第１電圧ＡＶ＋、第１及
び第２電圧の間の中間電圧、及び第２電圧ＡＶ−が出力
される。（９）は第１トランスミッションゲート（第１
ゲート回路）であり、演算増幅器（６）の出力路に介挿
されている。（１０）は第２トランスミッションゲート
（第２ゲート回路）であり、演算増幅器（８）の出力路
に介挿されている。（１１）（１２）は第３及び第４ト
ランスミッションゲート（第３及び第４ゲート回路）で
あり、演算増幅器（７）の出力路に介挿され、更に第３
及び第４トランスミッションゲート（１１）（１２）の
電圧出力側は、各々第１及び第２トランスミッションゲ
ート（９）（１０）の電圧出力側と共通接続されてい
る。（１３）は第１ラッチ回路（第１制御回路）であ
り、Ｑ（出力）端子は第１及び第４トランスミッション
ゲート（９）（１２）のゲートの開閉の為の制御入力と
接続されている。（１４）は第２ラッチ回路（第２制御
回路）であり、Ｑ端子は第２及び第３トランスミッショ
ンゲート（１０）（１１）の制御入力と接続されてい
る。また、（１５）は第５トランスミッションゲート
（第５ゲート回路）であり、一端が第１及び第２抵抗
（４）（５）の中間接続点と接続されている。各ブロッ
ク（３−１）〜（３−１０）は、上記した同一構成を有
している。
【００１１】（１６）はクロック発生回路であり、各ブ
ロック（３−１）〜（３−１０）を動作させる為の、図
２に示すクロックＴ１〜Ｔ１０を順次発生するものであ
る。尚、マイクロコンピュータのプログラム命令により
ＡＤ変換が指示された時のみ、クロックＴ１〜Ｔ１０は
１度だけ発生するものとする。このクロックＴ１〜Ｔ１
０は、各々ブロック（３−１）〜（３−１０）内部にお
ける第１及び第２ラッチ回路（１３）（１４）のＣ（ク
ロック）端子と接続されると共に第５トランスミッショ
ンゲート（１５）の制御入力と接続されている。（１
７）は比較回路であり、＋端子にはアナログ信号ＡＬＧ
（０〜４ボルトの範囲内の振幅）が印加され、−端子は
第５トランスミッションゲート（１５）の電圧出力側と
接続されている。比較回路（１７）の出力は、各ブロッ
ク（３−１）〜（３−１０）の第１ラッチ回路（１３）
のＬ（ラッチ入力）端子と共通接続され、且つ、インバ
ータ（１８）を介して各ブロック（３−１）〜（３−１
０）の第２ラッチ回路（１４）のＬ（ラッチ入力）端子
と共通接続されている。
ロック（３−１）〜（３−１０）を動作させる為の、図
２に示すクロックＴ１〜Ｔ１０を順次発生するものであ
る。尚、マイクロコンピュータのプログラム命令により
ＡＤ変換が指示された時のみ、クロックＴ１〜Ｔ１０は
１度だけ発生するものとする。このクロックＴ１〜Ｔ１
０は、各々ブロック（３−１）〜（３−１０）内部にお
ける第１及び第２ラッチ回路（１３）（１４）のＣ（ク
ロック）端子と接続されると共に第５トランスミッショ
ンゲート（１５）の制御入力と接続されている。（１
７）は比較回路であり、＋端子にはアナログ信号ＡＬＧ
（０〜４ボルトの範囲内の振幅）が印加され、−端子は
第５トランスミッションゲート（１５）の電圧出力側と
接続されている。比較回路（１７）の出力は、各ブロッ
ク（３−１）〜（３−１０）の第１ラッチ回路（１３）
のＬ（ラッチ入力）端子と共通接続され、且つ、インバ
ータ（１８）を介して各ブロック（３−１）〜（３−１
０）の第２ラッチ回路（１４）のＬ（ラッチ入力）端子
と共通接続されている。
【００１２】以上の構成から成る本発明の実施例につい
て、その動作を説明する。まず、マイクロコンピュータ
のプログラム命令を解読した結果、アナログ信号ＡＬＧ
を１０ビットのデジタル信号に変換することが指示され
た場合、クロック発生回路（１６）が動作し、クロック
Ｔ１〜Ｔ１０が順次発生する。初めに、ブロック（３−
１）が動作するが、クロックＴ１が発生したことによ
り、第５トランスミッションゲート（１５）がゲートを
開く為、比較回路（１７）によりアナログ信号ＡＬＧと
第１及び第２電圧ＡＶ＋、ＡＶ−の中点電圧２ボルトと
が比較される。つまり、アナログ信号が中点電圧２ボル
トより高いか低いかが比較される。例えば、アナログ信
号ＡＬＧの電圧が中点電圧２ボルトより高かった場合、
比較回路（１７）から「１」が出力され、第１ラッチ回
路（１３）にはクロックＴ１に同期して「１」がラッチ
されると共に第２ラッチ回路（１４）にはクロックＴ１
に同期して「０」がラッチされる。従って、第１及び第
４トランスミッションゲート（９）（１２）がゲートを
開き、次段のブロック（３−２）の電源端子（１）
（２）には各々４ボルト及び２ボルトが印加されること
になる。同時に、第１ラッチ回路（１３）のＱ端子出力
「１」が１０ビットのデジタル信号の最上位ビットデー
タＡＤ９として出力される。次に、ブロック（３−２）
がクロックＴ２に従って動作するが、ブロック（３−
２）からは中点電圧３ボルトが出力され、比較回路（１
７）においてアナログ信号ＡＬＧと比較される。この動
作を１０ビット分繰り返すことにより、アナログ信号Ａ
ＬＧをＡＤ変換した１０ビットのデジタル信号ＡＤ９〜
ＡＤ０が得られる。
て、その動作を説明する。まず、マイクロコンピュータ
のプログラム命令を解読した結果、アナログ信号ＡＬＧ
を１０ビットのデジタル信号に変換することが指示され
た場合、クロック発生回路（１６）が動作し、クロック
Ｔ１〜Ｔ１０が順次発生する。初めに、ブロック（３−
１）が動作するが、クロックＴ１が発生したことによ
り、第５トランスミッションゲート（１５）がゲートを
開く為、比較回路（１７）によりアナログ信号ＡＬＧと
第１及び第２電圧ＡＶ＋、ＡＶ−の中点電圧２ボルトと
が比較される。つまり、アナログ信号が中点電圧２ボル
トより高いか低いかが比較される。例えば、アナログ信
号ＡＬＧの電圧が中点電圧２ボルトより高かった場合、
比較回路（１７）から「１」が出力され、第１ラッチ回
路（１３）にはクロックＴ１に同期して「１」がラッチ
されると共に第２ラッチ回路（１４）にはクロックＴ１
に同期して「０」がラッチされる。従って、第１及び第
４トランスミッションゲート（９）（１２）がゲートを
開き、次段のブロック（３−２）の電源端子（１）
（２）には各々４ボルト及び２ボルトが印加されること
になる。同時に、第１ラッチ回路（１３）のＱ端子出力
「１」が１０ビットのデジタル信号の最上位ビットデー
タＡＤ９として出力される。次に、ブロック（３−２）
がクロックＴ２に従って動作するが、ブロック（３−
２）からは中点電圧３ボルトが出力され、比較回路（１
７）においてアナログ信号ＡＬＧと比較される。この動
作を１０ビット分繰り返すことにより、アナログ信号Ａ
ＬＧをＡＤ変換した１０ビットのデジタル信号ＡＤ９〜
ＡＤ０が得られる。
【００１３】以上より、１０ビット分解能を有するＡＤ
コンバータを実現するに際し、従来１０２４本必要であ
った抵抗数を２０本に大幅に削減することができ、マイ
クロコンピュータのチップサイズの小型化を可能とでき
る。
コンバータを実現するに際し、従来１０２４本必要であ
った抵抗数を２０本に大幅に削減することができ、マイ
クロコンピュータのチップサイズの小型化を可能とでき
る。
【００１４】
【発明の効果】本発明によれば、高精度ビット分解能の
逐次比較型ＡＤコンバータを実現するに際し、アナログ
信号と比較される電圧を作成する直列抵抗数が従来に比
べて大幅に削減され、これより、ＡＤコンバータを集積
化する際のチップ面積を小さくできると共にコストダウ
ンを可能とできる利点が得られる。
逐次比較型ＡＤコンバータを実現するに際し、アナログ
信号と比較される電圧を作成する直列抵抗数が従来に比
べて大幅に削減され、これより、ＡＤコンバータを集積
化する際のチップ面積を小さくできると共にコストダウ
ンを可能とできる利点が得られる。
【図１】本発明の逐次比較型ＡＤコンバータを示す図で
ある。
ある。
【図２】図１に使用されるクロック信号のタイムチャー
トである。
トである。
（３−１）〜（３−１０） ブロック （４） 第１抵抗 （５） 第２抵抗 （９） 第１トランスミッションゲート （１０） 第２トランスミッションゲート （１１） 第３トランスミッションゲート （１２） 第４トランスミッションゲート （１３） 第１ラッチ回路 （１４） 第２ラッチ回路 （１５） 第５トランスミッションゲート （１６） クロック発生回路 （１７） 比較回路
Claims (2)
- 【請求項１】 アナログ信号をｎビットのデジタル信号
に変換する逐次比較型ＡＤコンバータにおいて、 第１電圧及び第２電圧が両端に印加される直列接続され
た第１及び第２抵抗、前記第１電圧を通過又は遮断する
第１ゲート回路、前記第２電圧を通過又は遮断する第２
ゲート回路、前記第１及び第２電圧の中点電圧を通過又
は遮断すると共に出力が前記第１ゲート回路の出力と接
続された第３ゲート回路、前記中点電圧を通過又は遮断
すると共に出力が前記第２ゲート回路の出力と接続され
た第４ゲート回路、前記中点電圧を通過又は遮断する第
５ゲート回路、前記第１及び第４ゲート回路の開閉を制
御する第１制御回路、前記第２及び第３ゲート回路の開
閉を前記第１及び第４ゲート回路の開閉とは相補的に制
御する第２制御回路、を含み、ｎビットの最上位ビット
から最下位ビットまでのデジタル信号を個々に順次発生
するｎ個のブロックと、 前記ｎ個のブロック内部の前記第１及び第２制御回路の
動作及び前記第５ゲート回路の開閉を制御する為のｎ個
のクロック信号を順次発生し、前記ｎ個のブロックを最
上位ビットから最下位ビットまで順次動作させるクロッ
ク発生回路と、前記一方の入力にアナログ信号が印加さ
れると共に他方の入力がｎ個のブロック内部のｎ個の前
記第５ゲート回路と共通接続され、前記クロック信号に
応じて択一的にゲートを開いた所定の前記第５ゲート回
路の出力と前記アナログ信号とを比較した比較出力によ
り、前記第１及び第２制御回路から相補的な制御出力を
発生させる比較回路と、を備え、 前記ｎ個のクロック信号に同期して前記ｎ個のブロック
内部の第１制御回路の制御出力をｎビットのデジタル信
号として導出することを特徴とする逐次比較型ＡＤコン
バータ。 - 【請求項２】 前記第１及び第２制御回路は、各々第１
及び第２ラッチ回路から構成され、前記第１及び第２ラ
ッチ回路は、各々前記クロック信号に同期して前記比較
回路の出力を保持及び反転保持して出力することを特徴
とする請求項１記載の逐次比較型ＡＤコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6267633A JPH08130476A (ja) | 1994-10-31 | 1994-10-31 | 逐次比較型ａｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6267633A JPH08130476A (ja) | 1994-10-31 | 1994-10-31 | 逐次比較型ａｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08130476A true JPH08130476A (ja) | 1996-05-21 |
Family
ID=17447396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6267633A Pending JPH08130476A (ja) | 1994-10-31 | 1994-10-31 | 逐次比較型ａｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08130476A (ja) |
-
1994
- 1994-10-31 JP JP6267633A patent/JPH08130476A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5644313A (en) | Redundant signed digit A-to-D conversion circuit and method thereof | |
| EP0708530A1 (en) | Current source driven DA converter and AD using the same | |
| US4912469A (en) | Interpolation circuit for use in A/D converter | |
| JPH04357716A (ja) | マルチチャンネルｄａコンバータ | |
| US6642866B2 (en) | Data converter with background auto-zeroing via active interpolation | |
| JPH08130476A (ja) | 逐次比較型ａｄコンバータ | |
| US6856265B2 (en) | Data converter with background auto-zeroing via active interpolation | |
| JP3723362B2 (ja) | フラッシュ方式アナログ／デジタル変換装置 | |
| JPH11251903A (ja) | Ａｄ／ｄａ変換兼用回路 | |
| JPH04129332A (ja) | 逐次比較型ａ／ｄ変換装置 | |
| JPH05160727A (ja) | Ａ／ｄ変換器 | |
| JP3513809B2 (ja) | パルスエンコード型ａ／ｄ変換器 | |
| JP2778058B2 (ja) | Ａｄ変換回路 | |
| JPS59156019A (ja) | インタフエ−ス回路 | |
| Harris | PCM modules for TIMS. | |
| KR0165822B1 (ko) | 오프셋 조절 장치 | |
| JP2778057B2 (ja) | Ａｄ変換回路 | |
| JP3101503B2 (ja) | 逐次比較型ａｄ変換回路 | |
| KR910002800B1 (ko) | 블럭 단위의 데이터 처리 기록 방식 | |
| JPS59161120A (ja) | Ｃｏｄｅｃ | |
| CN117134770A (zh) | 一种分段式数模转换电路、电子电路、电子设备 | |
| JPH0548459A (ja) | アナログ・デイジタル変換装置 | |
| KR950002300B1 (ko) | D/a 변환회로 | |
| JPH0744105Y2 (ja) | Ａｄ変換回路 | |
| KR960007104Y1 (ko) | 디지탈/아날로그 변환기 |