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Die
vorliegende Erfindung betrifft einen Analog-Digital-Umwandler der sukzessiven
Approximation.
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Die
Verwendung von Analog-Digital-Umwandlern, die eine Technik der sukzessiven
Approximation verwenden, das heißt, bei denen ein Analogsignal
in N Taktzyklen in ein Digitalsignal von N Bit umgewandelt wird,
ist in dem technischen Gebiet allgemein bekannt. Der Umwandler besteht
im Wesentlichen aus einem Vergleicher (Komparator), einem Digital-Analog-Umwandler
(DAC) und einer Digitalsteuerlogik. Die Funktion der Digitalsteuerlogik
ist es, den Wert jedes Bit durch einen Sequentialmodus basierend
auf der Ausgabe des Vergleichers zu bestimmen. Der Umwandlungszyklus
beginnt durch Abfragen des Analogeingangssignals, das umzuwandeln ist;
falls jedoch das Eingangssignal langsam variiert, d.h. im Wesentlichen
ein Signal ist, das für
die Dauer einer Umwandlung eine kleinere Variation als das niedrigstwertige
Bit (LSB) aufweist, kann es nicht abgefragt werden. Dann nimmt die
Logiksteuerschaltung an, dass das höchstwertige Bit (MSB) 1 ist
und all die anderen Bit 0 sind. Das Digitalsignal wird an den DAC
gesendet, der ein Analogsignal von z.B. 0;5 Vref erzeugt, wobei
Vref eine Referenzspannung ist, die mit dem bereits abgefragten
Analogeingangssignal verglichen wird. Falls der Ausgang des Vergleichers
hoch ist, macht die Digitalsteuerlogik den MSB zu 1, andernfalls,
falls der Ausgang des Vergleichers niedrig ist, macht die Digitalsteuerlogik
den MSB zu 0. Dies komplettiert den ersten Schritt in der Näherungssequenz.
Zu diesem Punkt ist der Wert des höchstwertigen Bit bekannt. Die
Näherungssequenz fährt ein
weiteres Mal ein Digitalsignal an den DAC sendend mit dem höchstwertigen
Bit auf dessen angezeigtem Wert, dem zweiten Bit auf 1 gesetzt und
all den anderen Bit, die einen Wert 0 aufweisen, fort. Der Vergleich
zwischen dem abgefragten Eingangssignal und dem Ausgang des DAC
wird wieder gemacht; falls der Ausgang des Vergleichers hoch ist,
wird das zweite Bit auf 1 gesetzt, andernfalls wird das zweite Bit
auf 0 gesetzt. Das verfahren fährt
in dieser Weise fort, bis all die Bit des Digitalsignals durch das
sukzessive Näherungsverfahren
bestimmt wurden und deshalb ist die für die Umwandlung eines Analogsignals
in ein Wort von N Bit erforderliche Anzahl von Zyklen N.
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In
dem Fall, bei dem es notwendig ist, langsam variierende Signale
umzuwandeln, die derart sind, dass sie nicht signifikant zwischen
einer Umwandlung und der nächsten
variieren (im Wesentlichen ein Signal mit einer Variation, die für die Dauer einer
Umwandlung geringer als ein LSB (das niedrigstwertige Bit) ist),
wird das Digitalausgangssignal von einem Analog-Digital-Umwandler wie dem oben genannten
unter der Vorgabe, dass die Signale durch Störungen (zum Beispiel Rauschen)
beeinflusst werden können,
die ungewünschte
schnelle Variationen in gegebenen Zeitperioden verursachen, Anomalien
zeigen. Falls die langsam variierenden Analogsignale berücksichtigt
werden, die Oszillation in Übereinstimmung
mit der Übergangsschwelle
zwischen dem Wert des Digitalsignals und dem Wert des kontinuierlichen
Signals zeigen, können
diese Oszillationen speziell Anomalien in den Systemen verursachen,
die durch das umgewandelte Digitalsignal gesteuert werden müssen.
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Die
US 5 119 097 offenbart einen
A/D-Umwandler vom Parallel-Vergleichstyp
mit einer Hysterese, bei dem ein Referenzspannungspegel zum Vergleichen
mit einem Eingangsanalogsignal gemäß einem digitalumgewandelten
Signal umgeschaltet wird, sodass der Ausgangsdigitalwert eine Hystereseeigenschaft
bezüglich
des Eingangsanalogsignals aufweist.
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Die
US 4 196 420 offenbart einen
A/D-Umwandler, der einen ersten D/A-Umwandler beinhaltet zum Umwandeln
der höchstwertigen
Bit eines Digitalausgangssignals mit einer gegebenen Anzahl von Bit
in ein erstes Analogreferenzsignal mit einem Wert, der proportional
zu dem Wert der höchstwertigen
Bit minus der Hälfte
des niedrigstwertigen Bit des Digitalausgangssignals ist, immer
wenn der Wert der höchstwertigen
Bit von Null verschieden ist. Der A/D-Umwandler weist einen zweiten
Digitalsignalumwandler zum Umwandeln der niedrigstwertigen Bit des
Digitalausgangssignals in ein zweites Analogreferenzsignal und einen
Vergleicher zum Vergleichen eines Analogeingangssignals mit der
Summe der Analogreferenzsignale auf. Der A/D-Umwandler weist auch
ein Register der sukzessiven Approximation auf, das derart geschaltet
ist, dass es durch den Vergleicher getrieben wird, zum sukzessiven
Bereitstellen der Bit des Digitalausgangssignals beginnend mit dem
höchstwertigen
Bit in Übereinstimmung
mit dem Vergleich des Analogeingangssignals mit der Summe der Referenzsignale,
zum Bereitstellen der höchstwertigen
Bit des Digitalausgangssignals für den
ersten D/A-Umwandler,
sodass dieser getrieben wird, und zum Bereitstellen der niedrigstwertigen
Bit des Digitalausgangssignals für
den zweiten D/A-Umwandler, sodass dieser getrieben wird. Der A/D-Umwandler weist eine
mit dem Register der sukzessiven Approximation gekoppelte Logikschaltung
zum Bereitstellen einer Angabe auf, ob der Wert höchstwertigen
Bit von Null verschieden ist, und der zweite D/A-Umwandler antwortet
auf die Angabe der Logikschaltung verursachend, dass das zweite
Analogreferenzsignal einen Wert aufweist, der proportional zu dem
Wert der niedrigstwertigen Bit ist, immer wenn der Wert der höchstwertigen
Bit von Null verschieden ist, und einen Wert aufweist, der proportional
zu dem Wert der niedrigstwertigen Bit minus der Hälfte des niedrigstwertigen
Bit des Digitalausgangssignals ist, immer wenn der Wert der höchstwertigen
Bit Null ist.
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In
Sicht des beschriebenen Stands der Technik ist es die Aufgabe der
vorliegenden Erfindung, einen Analog-Digital-Umwandler der sukzessiven Approximation
zu bieten, der den oben genannten Nachteil bewältigt.
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Nach
der vorliegenden Erfindung wird eine solche Aufgabe mittels eines
Analog-Digital-Umwandlers nach Anspruch 1 gelöst.
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Ferner
kann gemäß der vorliegenden
Erfindung ein Verfahren für
die Umwandlung eines Analogsignals in ein Digitalsignal nach Anspruch
5 durchgeführt
werden.
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Dank
der vorliegenden Erfindung ist es möglich, einen Analog-Digital-Umwandler
der sukzessiven Approximation auszubilden, der durch Hinzufügen einer
Hysterese an dem DAC-Ausgang die Beseitigung der Anomalien erlaubt,
die bekannte Analog-Digital-Umwandler
der sukzessiven Approximation in dem Fall des Umwandelns eines langsam
variierenden Signals zeigen, das Oszillationen an der Übergangsschwelle
zwischen dem Wert des Digitalsignals und dem Wert des kontinuierlichen
Signals zeigt.
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Die
Eigenschaften und die Vorteile der vorliegenden Erfindung werden
aus der folgenden detaillierten Beschreibung einer Ausführungsform
von dieser deutlich in Erscheinung treten, die als nichtbeschränkendes
Beispiel in den beigefügten
Zeichnungen illustriert ist, von denen
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1 ein
Prinzipdiagramm einer Schaltung gemäß der Erfindung ist;
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2 ein
detaillierteres Diagramm des Blocks 1 von 1 ist;
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3 und 4 Zeitdiagramme
der Formen der Spannung, die von dem DAC ausgegeben wird, in zwei
verschiedenen Fällen
sind;
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5 detaillierter
die Implementierung eines DAC für
die Schaltung in 1 zeigt.
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Mit
Bezug auf 1 ist ein Analog-Digital-Umwandler
der sukzessiven Approximation gezeigt, bei dem eine Logiksteuerschal tung 1 das
Digitalsignal D erzeugt, das in einen Digital-Analog-Umwandler (DAC) 2 eingegeben
wird. Der letztere erzeugt an seinem negativen Anschluss ein Analogsignal
A, das in einen Vergleicher 3 eingegeben wird; der Vergleicher 3 vergleicht
das Analogsignal A mit einem Analosignal B, das das umzuwandelnde
Analogsignal repräsentiert,
das bereits abgefragt wurde. Die Steuerschaltung 1 ist
eine zeitgesteuerte Logiksteuerschaltung, da ein externes Takt-Zeitsignal
auf sie einwirkt. Zwischen dem DAC 2 und dem Vergleicher 3 ist
ein Schalter 4 vorgesehen, der zwischen den zwei möglichen
Zuständen 5 und 6 umschaltet, sodass
in den Vergleicher 3 das Analogspannungssignal A bzw. das
Signal, das von dem DAC 2 ausgegeben wird (in diesem Fall
ist der Schalter 4 in dem Zustand 5), oder das
Signal, das von dem DAC 2 ausgegeben wird, erhöht um einen
niedrigen Wert der Spannung Voffs (mit dem Schalter 4 in
dem Zustand 6) eingeben wird. Der Schalter 4 wird
durch ein Signal C gesteuert, das von einer Steuerschaltung 20 kommt,
die Teil der Logiksteuerschaltung 1 ist.
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Üblicherweise
weist eine Logiksteuerschaltung 1 für einen Analog-Digital-Umwandler
der sukzessiven Approximation ein Ausgaberegister 11 und eine
Digitalschaltung 12, auf die das externe Taktsignal wirkt,
Start (START; Start der Umwandlung) und Ende (END; Ende der Umwandlung)
auf, wie in 2 zu sehen ist. Die Digitalschaltung 12 steuert
das Register 11 und auch den Schalter 4 unter
der Vorraussetzung, dass sie auch die Steuerschaltung 20 aufweist.
Die letztere, in die ein vorher umgewandeltes und in dem Register 11 enthaltenes
Digitalsignal D1 eingegeben wird, veranlasst, dass der Schalter 4 nur in
dem Fall in die Position 6 umschaltet, bei dem in einem
Taktzyklus das Bit des Digitalsignals D1 eine Null ist, das in der
Position dem umzuwandelnden Bit des Digitalsignals D entspricht.
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Der
Betrieb einer solchen Art von Umwandler ist der folgende.
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Falls
wir annehmen, dass die Anzahl der Bit N = 3 ist, so haben wir einen
3 Bit Umwandler der sukzessiven Approximation mit deshalb 3 Taktzyklen. Das
Digitalsignal D wird von den Bit b0, b1, b2 gebildet und das Register 11 enthält das Ergebnis
der vorigen Umwandlung, d.h. das Digitalsignal D1, das von den Bit
b0', b1', b2' gebildet ist. Die
Logiksteuerschaltung 1 nimmt an, dass das b0 des Digitalsignals
D 1 ist und all die anderen Bit (Bit b1 und b2) 0 sind. Das Digitalsignal
D wird an den DAC 2 gesendet, der das Analogsignal A z.B.
durch 0,5Vref erzeugt, wobei Vref eine Referenzspannung ist, die
in den DAC 2 eingegeben wird. Falls das Bit b0' des Digitalsignals D1
0 ist, befiehlt zu diesem Punkt die Steuerschaltung 20 durch
das Signal C das Erhöhen
des Analogspannungssignals A, das von dem DAC 2 ausgegeben
wird, um die niedrige Offsetspannung Voffs mittels des in die Position 6 platzierten
Schalters 4, andernfalls, falls das Bit b0' 1 ist, wird das
Signal A unverändert
gelassen. Das Analogsignal A wird mit dem Analogsignal am Eingang
B verglichen. Falls der Ausgang des Vergleichers hoch ist, setzt
die Logiksteuerschaltung 1 den MSB gleich 1, andernfalls, falls
der Ausgang des Vergleichers niedrig ist, setzt die Logiksteuerschaltung 1 den
MSB gleich 0. Dies komplettiert die erste Stufe der Näherungssequenz, d.h.
einen Taktzyklus. An diesem Punkt ist der Wert des höchstwertigen
Bit bekannt. Die Näherungssequenz
fährt mit
dem höchstwertigen
Bit b0 auf dessen angezeigtem Wert, dem zweiten Bit b1 auf 1 gesetzt
und dem Bit b2 auf 0 gesetzt ein weiteres Mal ein Digitalsignal
D zu dem DAC sendend fort. Falls das Bit b1' des Digitalsignals D1 0 ist, wird an
diesem Punkt wieder das Analogspannungssignal A, das von dem DAC 2 ausgegeben
wird, um die niedrige Spannung Voffs erhöht; andernfalls, falls das
Bit b1' 1 ist, wird
das Analogsignal A unverändert
gelassen. Es gibt wieder den Vergleich zwischen dem Signal am Eingang
B und dem Signal A; falls der Ausgang des Vergleichers hoch ist,
wird das zweite Bit auf 1 gesetzt, andernfalls wird das zweite Bit
auf 0 gesetzt. Zu diesem Punkt ist der Wert des zweiten Bit auch
bekannt. Die Näherungssequenz
fährt mit
den Bit b0 und b1 auf ihren angezeigten Werten und dem Bit b2 auf
1 gesetzt ein weiteres Mal ein Digitalsignal D an den DAC sendend
fort. Falls das Bit b2' des
Digitalwortes D1 0 ist, wird wieder das Analogspannungssignal A,
das von dem DAC 2 ausgegeben wird, um die niedrige Spannung
Voffs erhöht,
andernfalls, falls das Bit b2' 1
ist, wird das Analogsignal A unverändert gelassen. Wieder gibt
es den Vergleich zwischen dem Signal am Eingang B und dem Signal
A; falls der Ausgang des Vergleichers hoch ist, wird das dritte
Bit auf 1 gesetzt, andernfalls wird das dritte Bit auf 0 gesetzt. An
dem Ende des Verfahrens bestimmt das Signal D das Digitalsignal
out, das die Ausgabe des Analog-Digital-Umwandlers ist.
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In
den Graphen der 3 und 4 sind die Beispiele
der Signale der Spannung A, die in den Vergleicher 3 eingegeben
wird, für
den Fall des Digitalsignals D 101 und des Digitalsignals D 011 mit
den entsprechenden Digitalsignalen D1 101 und 011, die in den Graphen
von 3 und 4 auf der x-Koordinate angeordnet
sind, gezeigt. In den 3 und 4 ist die
Variation des Spannungssignals A im Verhältnis zu der Zeit t/T, mit
T der Taktperiode, gezeigt und es ist ersichtlich, wie das Spannungssignal A
jedesmal um die niedrige Spannung Voffs erhöht wird, wenn das Bit des Digitalsignals
D1, das in der Position dem Bit des Digitalsignals D entspricht,
0 ist. Das Erhöhen
in dem Spannungssignal A durch die niedrige Spannung Voffs erzeugt
eine Hysterese der Spannung 200, die das Beseitigen Anomalien
ermöglicht,
die die bekannten Analog-Digital-Umwandler der sukzessiven Approximation
in dem Fall der Umwandlung eines langsam variierenden Signals zeigen,
das Oszillationen an der Übergangsschwelle zwischen
dem Wert des Digitalsignals und dem Wert des kontinuierlichen Signals
zeigt. Üblicherweise
ist der Wert der Spannung Voffs niedriger als der Wert der Spannung
der Umwandlung eines niedrigstwertigen Bit (LSB).
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Eine
mögliche
Implementierung des DAC 2 und des Schalters 4 in
dem Fall eines Drei-Bit Digital-Analog-Umwandlers ist in 5 gezeigt.
Die Schaltung 100 von 5 besteht
aus einem n-Kanal MOS-Transistor
M1 und einem p-Kanal MOS-Transistor M2, die beide durch das Signal
C gesteuert werden und aus einem Gemeinsame-Widerstandsketten-DAC
mit Widerständen
R und R/2 und durch Signale b0-b2 and b0neg-b2neg gesteuerten Schaltern,
die den Wert und die Negation der Bit repräsentieren, die das Digitalsignal
D am Eingang des DAC 2 bilden. Das Signal C, das üblicherweise
beim Schließen
von M1 und Öffnen
von M2 hoch ist, wird in dem Fall, bei dem das Spannungssignal A,
das zu der Schaltung 100 ausgegeben wird, um eine Spannung
Voffs erhöht
werden muss, niedrig, was das Öffnen
von M1 und das Schließen
von M2 verursacht. In diesem letzteren Fall wird im Vergleich zu
dem Fall eines ähnlichen
und Gemeinsame-Widerstandsketten-DAC
das ausgegebene Spannungssignal A um Vref/16 erhöht, was deshalb die Spannung
Voffs repräsentiert.