JP2001358589A - 逐次近似アナログ‐デジタル変換器及び変換方法 - Google Patents

逐次近似アナログ‐デジタル変換器及び変換方法

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JP2001358589A
JP2001358589A JP2001119402A JP2001119402A JP2001358589A JP 2001358589 A JP2001358589 A JP 2001358589A JP 2001119402 A JP2001119402 A JP 2001119402A JP 2001119402 A JP2001119402 A JP 2001119402A JP 2001358589 A JP2001358589 A JP 2001358589A
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analog
digital
signal
converter
successive approximation
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JP2001119402A
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Roberto Bardelli
バルデッリ ロベルト
Mario Tarantola
タラントラ マリオ
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STMicroelectronics SRL
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STMicroelectronics SRL
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/462—Details of the control circuitry, e.g. of the successive approximation register

Abstract

(57)【要約】 （修正有） 【課題】 ゆっくり変化しうるアナログ信号をデジタル
信号に変換する場合においても、良好に機能しうる逐次
近似アナログ‐デジタル変換を達成する。 【解決手段】 外部クロック信号により時間制御される
制御論理回路１を有する逐次近似アナログ‐デジタル変
換器において、アナログ‐デジタル変換器は、制御論理
回路により供給された２番目のデジタル信号Ｄをアナロ
グ信号Ａに変換するデジタル‐アナログ変換器２と、前
記アナログ信号Ａを、アナログ‐デジタル変換器に入力
されるアナログ信号Ｂと比較する比較器３とを有する。
アナログ‐デジタル変換器は、クロックサイクル中に決
定する必要のある２番目のデジタル信号Ｄのビットに位
置的に一致する最初のデジタル信号Ｄ１のビットが零で
ある場合に、デジタル‐アナログ変換器２から出力され
て比較器に入力される前記アナログ信号Ａを、プリセッ
ト値Ｖoffsだけ増大させうる装置４，２０を具えてい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、逐次近似アナログ
‐デジタル変換器に関するものである。
【０００２】
【従来の技術】逐次近似技術を用いる、すなわち、アナ
ログ信号を、Ｎ個のクロックサイクルにおいてＮ個のビ
ットでデジタル信号に変換するアナログ‐デジタル変換
器を使用することは、当該技術分野で一般に知られてい
る。この変換器は基本的に、比較器と、デジタル‐アナ
ログ変換器（ＤＡＣ）と、デジタル制御論理回路とを有
している。デジタル制御論理回路の機能は、比較器の出
力に基づく逐次モードにより各ビットの値を決定するこ
とである。変換サイクルは、変換すべきアナログ入力信
号をサンプリングすることにより開始するも、入力信号
がゆっくり変化する場合、すなわち、基本的に変換期間
の間最下位ビット（ＬＳＢ）よりも変化が少ない信号の
場合、サンプリングを行なうことができない。この場合
には、制御論理回路により、最上位ビット（ＭＳＢ）を
１とし、他の全てのビットを０とする。このデジタル信
号がＤＡＣに供給され、このＤＡＣが、例えば０．５Ｖ
ref（Ｖref は基準電圧である）のアナログ信号を発生
させ、このアナログ信号を、既にサンプリングされたア
ナログ入力信号と比較する。比較器の出力が高レベルで
ある場合、デジタル制御論理回路がＭＳＢを１にし、比
較器の出力が低レベルである場合、デジタル制御論理回
路がＭＳＢを０にする。これにより、近似シーケンスの
第１段階が終了される。この時点で、最上位ビットの値
が分る。近似シーケンスを他の時間の間続けて、最上位
ビットを示された値にし、第２ビットを１にし、他の全
てのビットを０にしたデジタル信号をＤＡＣに供給す
る。サンプリングされた入力信号とＤＡＣの出力との比
較を再び行ない、比較器の出力が高レベルの場合、第２
ビットを１にし、それ以外の場合、第２ビットを０にす
る。このように、デジタル信号の全てのビットが逐次近
似処理により決定されるまでこの処理を続ける。従っ
て、アナログ信号をＮビットのワードに変換するのに要
するサイクル数はＮである。
【０００３】ゆっくり変化しうる信号を変換する必要が
ある場合、すなわち、信号が１つの変換と次の変換との
間で著しく変化しない（基本的に、信号の変化が１つの
変換の持続時間中に１つのＬＳＢ（最下位ビット）より
も小さい）場合、これらの信号が、所定の期間中に不所
望な急激な変化を生ぜしめる妨害（例えば、雑音）によ
り悪影響を受けるおそれがあり、上述したようなアナロ
グ‐デジタル変換器からのデジタル出力信号に異変が生
じる。特に、デジタル信号の値と連続信号の値との間の
遷移しきい値と一致する発振を呈する、ゆっくり変化し
うるアナログ信号を考慮する場合、これらの発振が、変
換されたデジタル信号により制御すべきシステムに異変
を生ぜしめるおそれがある。
【０００４】
【発明が解決しようとする課題】上述した技術状態を考
慮して、本発明の目的は、上述した欠点を回避した逐次
近似アナログ‐デジタル変換器を提供せんとするにあ
る。
【０００５】
【課題を解決するための手段】この目的を達成するため
に、本発明によれば、逐次近似アナログ‐デジタル変換
器であって、外部クロック信号により時間制御され、Ｎ
ビットより成るデジタル信号をアナログ‐デジタル変換
によりＮ個のクロックサイクルで生ぜしめるのに適した
制御論理回路と、この制御論理回路により供給された前
記デジタル信号をアナログ信号に変換するデジタル‐ア
ナログ変換器と、前記アナログ信号を、前記逐次近似ア
ナログ‐デジタル変換器に入力されるアナログ信号と比
較する比較器とを具える当該逐次近似アナログ‐デジタ
ル変換器において、前記制御論理回路が、前のアナログ
‐デジタル変換により得られたＮビットより成る前のデ
ジタル信号を入れておくレジスタを有し、前記逐次近似
アナログ‐デジタル変換器は、クロックサイクル中に決
定する必要のある前記デジタル信号のビットに位置的に
一致する前記前のデジタル信号のビットが零である場合
に、前記デジタル‐アナログ変換器から出力されて前記
比較器に入力される前記アナログ信号を、プリセット値
だけ増大させうる装置を具えていることを特徴とするも
のである。
【０００６】本発明によれば、更に、請求項５に規定し
た、アナログ信号をデジタル信号に変換する方法を提供
しうる。
【０００７】本発明によれば、ＤＡＣの出力に履歴（ヒ
ステリシス）を加えることにより、デジタル信号の値と
連続信号の値との間の遷移しきい値における発振を表わ
す、ゆっくり変化しうる信号を変換する場合に既知の逐
次近似アナログ‐デジタル変換器により与えられる異変
を排除しうる逐次近似アナログ‐デジタル変換器を得る
ことができる。
【０００８】
【発明の実施の形態】本発明の特徴及び利点は、添付図
面における以下の実施例に関する詳細な説明から明らか
となるであろう。しかし、本発明はこの実施例に限定さ
れるものではない。図１に示す本発明による逐次近似ア
ナログ‐デジタル変換器においては、制御論理回路１
が、デジタル‐アナログ変換器（ＤＡＣ）２に入力され
るデジタル信号Ｄを発生する。ＤＡＣ２はアナログ信号
Ａを発生し、このアナログ信号が比較器３の負入力端子
に入力され、この比較器３はこのアナログ信号Ａを、既
にサンプリングされたアナログ信号を表わすアナログ信
号Ｂと比較する。制御論理回路１は、時間制御される制
御論理回路である。その理由は、外部のクロックタイミ
ング信号（ＣＬＯＣＫ）がこの制御論理回路に作用する
為である。ＤＡＣ２と比較器３との間にはスイッチ４が
設けられており、このスイッチは可能な２つの位置５及
び６間で切換り、ＤＡＣ２から出力されるアナログ電圧
信号Ａが比較器３にそのまま入力される（この場合スイ
ッチ４は位置５にある）か、或いはＤＡＣ２から出力さ
れるアナログ電圧信号Ａが低い値の電圧Ｖoffsだけ増大
されて比較器３に入力される（この場合スイッチ４は位
置６にある）。スイッチ４は、制御論理回路１の一部で
ある制御回路２０から生ぜしめられる信号Ｃにより制御
される。
【０００９】逐次近似アナログ‐デジタル変換器用の制
御論理回路１は、一般に、図２に示すように、出力レジ
スタ１１とデジタル回路１２とを有し、デジタル回路１
２には外部クロック信号（ＣＬＯＣＫ）と、開始（変換
の開始）信号（ＳＴＡＲＴ）とが供給され、このデジタ
ル回路から終了（変換の終了）信号（ＥＮＤ）が出力さ
れる。デジタル回路１２は出力レジスタ１１を制御する
とともに、前述したように制御回路２０をも有すること
によりスイッチ４をも制御する。前に変換され出力レジ
スタ１１に入れられていたデジタル信号Ｄ１が入力され
る制御回路２０は、クロックサイクル中、変換するデジ
タル信号Ｄのビットに位置的に一致しているデジタル信
号Ｄ１のビットが零である場合にみ、スイッチ４を位置
６に切換える。
【００１０】このような種類の変換器の動作は以下の通
りである。ビット数がＮ＝３であるものとすると、３ビ
ットの逐次近似変換器は３つのクロックサイクルを有す
る。デジタル信号Ｄはビットｂ０，ｂ１，ｂ２より成
り、レジスタ１１には、ビットｂ０′，ｂ１′，ｂ２′
より成るデジタル信号Ｄ１である前の変換の結果を入れ
る。制御論理回路１は、デジタル信号Ｄのビットｂ０を
１とし、他の全てのビット（ビットｂ１及びｂ２）を０
とする。このデジタル信号ＤはＤＡＣ２に供給され、こ
のＤＡＣ２がアナログ信号Ａ、例えば、０．５Ｖref を
発生する。ここに、Ｖref は、ＤＡＣ２に入力される基
準電圧である。この時点で、デジタル信号Ｄ１のビット
ｂ０′が０であると、制御回路２０が、信号Ｃを介して
スイッチ４を位置６に位置させることにより、ＤＡＣ２
から出力されるアナログ電圧信号Ａを低電圧Ｖoffsだけ
増大させることを命令し、ビットｂ０′が１であると、
アナログ信号Ａを変えないようにする。このアナログ信
号Ａは、比較器３においてアナログ信号Ｂと比較され
る。比較器３の出力が高レベルであると、制御論理回路
１はＭＳＢ（最上位ビット）を１にし、比較器３の出力
が低レベルであると、制御論理回路１はＭＳＢを０にす
る。これにより、近似シーケンスの第１段階、すなわち
１クロックサイクルが終了する。この時点で、最上位ビ
ットの値が分る。再び、近似シーケンスを続けて、最上
位ビットｂ０を示された値にし、第２ビットｂ１を１に
し、ビットｂ２を０にしたデジタル信号ＤをＤＡＣ２に
供給する。この時点で、デジタル信号Ｄ１のビットｂ
１′が０であると、ＤＡＣ２から出力されるアナログ電
圧信号Ａが低電圧Ｖoffsだけ増大され、ビットｂ１′が
１であると、アナログ信号Ａは変えないままにされる。
比較器３で再び信号Ｂと信号Ａとが比較され、この比較
器３の出力が高レベルであると、第２ビットが１にさ
れ、この出力が低レベルであると、第２ビットが０にさ
れる。この時点で、第２ビットも分る。再び、近似シー
ケンスを続けて、ビットｂ０及びｂ１を示された値に
し、ビットｂ２を１にしたデジタル信号ＤをＤＡＣ２に
供給する。この場合も、デジタル信号Ｄ１のビットｂ
２′が０であると、ＤＡＣ２から出力されるアナログ電
圧信号Ａが低電圧Ｖoffsだけ増大され、ビットｂ２′が
１であると、アナログ信号Ａは変えないままにされる。
比較器３で再び信号Ｂと信号Ａとが比較され、この比較
器３の出力が高レベルであると、第３ビットが１にさ
れ、この出力が低レベルであると、第３ビットが０にさ
れる。この処理の終了時点で、信号Ｄがアナログ‐デジ
タル変換器の出力であるデジタル信号を決定する。
【００１１】図３及び４のグラフには、これらのＸ座標
に示すデジタル信号Ｄが、それぞれ１０１及び０１１
で、対応するデジタル信号Ｄ１が、それぞれ１０１及び
０１１である場合に、比較器３に入力される電圧信号Ａ
の例を示してある。図３及び４では、電圧信号Ａの変化
を時間ｔ／Ｔ（Ｔはクロック周期である）に関連して示
してあり、これから、デジタル信号Ｄのビットに位置的
に一致するデジタル信号Ｄ１のビットが０である度に、
電圧信号Ａがいかに低電圧Ｖoffsだけ増大されるかが分
る。電圧信号Ａを低電圧Ｖoffsだけ増大させることによ
り、デジタル信号の値と連続信号の値との間の遷移しき
い値における発振を表わす、ゆっくり変化しうる信号を
変換する場合に既知の逐次近似アナログ‐デジタル変換
器により与えられる異変を排除しうる電圧２００の履歴
（ヒステリシス）を生ぜしめる。一般的には、電圧Ｖ
offsの値は１つの最下位ビット（ＬＳＢ）の変換電圧の
値よりも小さくする。
【００１２】３ビットのアナログ‐デジタル変換器の場
合のＤＡＣ２及びスイッチ４の可能な構成例を図５に示
す。図５の回路１００は、信号Ｃにより制御されるｎチ
ャネルＭＯＳトランジスタＭ１及びｐチャネルＭＯＳト
ランジスタＭ２と、抵抗Ｒ及びＲ／２を有する共通抵抗
列のＤＡＣと、このＤＡＣ２に入力されるデジタル信号
Ｄを構成するビットの値及びその否定値をそれぞれ表わ
す信号ｂ０〜ｂ２及びｂ０neg 〜ｂ２neg により制御さ
れるスイッチとを有する。トランジスタＭ１を閉成させ
（導通させ）るとともにトランジスタＭ２を開放させ
（非導通とし）、回路１００から出力される電圧信号Ａ
を電圧Ｖoffsだけ増大させなければならない場合に一般
に高レベルにある信号Ｃが低レベルになると、トランジ
スタＭ１を開放させるとともにトランジスタＭ２を閉成
させる。この場合、回路１００から出力される電圧信号
Ａは電圧ＶoffsをあらわすＶref ／１６だけ増大する。
【図面の簡単な説明】
【図１】 本発明による回路の原理図である。
【図２】 図１のブロック１の詳細回路図である。
【図３】 ＤＡＣから出力される電圧の一形態を示す時
間線図である。
【図４】 ＤＡＣから出力される電圧の他の形態を示す
時間線図である。
【図５】 図１の回路に対するＤＡＣの詳細な一構成例
を示す回路線図である。
【符号の説明】
１ 制御論理回路 ２ デジタル‐アナログ変換器（ＤＡＣ） ３ 比較器 ４ スイッチ １１ 出力レジスタ １２ デジタル回路 ２０ 制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マリオ タラントラ イタリア国 ミラノ 20010 バレッジオ ヴィア ドン カルロ リヴァ ７ Ｆターム(参考） 5J022 AA02 AB05 BA02 CD04 CE01 CF01 CG01

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 逐次近似アナログ‐デジタル変換器であ
    って、 外部クロック信号（ＣＬＯＣＫ）により時間制御され、
    Ｎビットより成るデジタル信号（Ｄ）をアナログ‐デジ
    タル変換によりＮ個のクロックサイクルで生ぜしめるの
    に適した制御論理回路（１）と、 この制御論理回路（１）により供給された前記デジタル
    信号（Ｄ）をアナログ信号（Ａ）に変換するデジタル‐
    アナログ変換器（２）と、 前記アナログ信号（Ａ）を、前記逐次近似アナログ‐デ
    ジタル変換器に入力されるアナログ信号（Ｂ）と比較す
    る比較器（３）とを具える当該逐次近似アナログ‐デジ
    タル変換器において、 前記制御論理回路（１）が、前のアナログ‐デジタル変
    換により得られたＮビットより成る前のデジタル信号
    （Ｄ１）を入れておくレジスタ（１１）を有し、前記逐
    次近似アナログ‐デジタル変換器は、クロックサイクル
    中に決定する必要のある前記デジタル信号（Ｄ）のビッ
    トに位置的に一致する前記前のデジタル信号（Ｄ１）の
    ビットが零である場合に、前記デジタル‐アナログ変換
    器（２）から出力されて前記比較器（３）に入力される
    前記アナログ信号（Ａ）を、プリセット値（Ｖoffs）だ
    け増大させうる装置（４，２０）を具えていることを特
    徴とする逐次近似アナログ‐デジタル変換器。
  2. 【請求項２】 請求項１に記載の逐次近似アナログ‐デ
    ジタル変換器において、前記装置（４，２０）が、制御
    回路（２０）と、この制御回路（２０）により、前記プ
    リセット値（Ｖoffs）を前記アナログ信号（Ａ）に加え
    る場合と加えない場合との可能な２つの位置（６，５）
    に切換えうるスイッチ（４）とを有していることを特徴
    とする逐次近似アナログ‐デジタル変換器。
  3. 【請求項３】 請求項１に記載の逐次近似アナログ‐デ
    ジタル変換器において、前記デジタル‐アナログ変換器
    から出力される前記アナログ信号（Ａ）と、前記逐次近
    似アナログ‐デジタル変換器に入力される前記アナログ
    信号（Ｂ）とを電圧信号としたことを特徴とする逐次近
    似アナログ‐デジタル変換器。
  4. 【請求項４】 請求項１に記載の逐次近似アナログ‐デ
    ジタル変換器において、前記プリセット値（Ｖoffs）
    が、最下位ビット（ＬＳＢ）の変換値よりもかなり小さ
    いことを特徴とする逐次近似アナログ‐デジタル変換
    器。
  5. 【請求項５】 アナログ信号（Ｂ）を、逐次近似アナロ
    グ‐デジタル変換器によりＮ個のクロックサイクルでＮ
    ビットのデジタル信号に変換する方法であって、前記逐
    次近似アナログ‐デジタル変換器は、外部クロック信号
    （ＣＬＯＣＫ）により時間制御され、Ｎビットより成る
    デジタル信号（Ｄ）をアナログ‐デジタル変換によりＮ
    個のクロックサイクルで生ぜしめるのに適した制御論理
    回路（１）と、この制御論理回路（１）により供給され
    た前記デジタル信号（Ｄ）をアナログ信号（Ａ）に変換
    するデジタル‐アナログ変換器（２）と、前記アナログ
    信号（Ａ）を、逐次近似アナログ‐デジタル変換器に入
    力されるアナログ信号（Ｂ）と比較する比較器（３）と
    を具えるようにする変換方法において、前記制御論理回
    路（１）が、前のアナログ‐デジタル変換により得られ
    たＮビットより成る前のデジタル信号（Ｄ１）を入れて
    おくレジスタ（１１）を有し、前記クロックサイクルの
    各サイクルが、このクロックサイクル中に決定する必要
    のある前記デジタル信号（Ｄ）のビットに位置的に一致
    する前記前のデジタル信号（Ｄ１）のビットが零である
    場合に、前記デジタル‐アナログ変換器（２）から出力
    されて前記比較器（３）に入力される前記アナログ信号
    （Ａ）をプリセット値（Ｖoffs）だけ増大させる工程を
    有していることを特徴とする変換方法。
  6. 【請求項６】 請求項５に記載の変換方法において、前
    記デジタル‐アナログ変換器（２）から出力されて前記
    比較器（３）に入力される前記アナログ信号（Ａ）をプ
    リセット値（Ｖoffs）だけ増大させるのを、制御回路
    （２０）と、この制御回路（２０）により、前記プリセ
    ット値（Ｖoffs）を前記アナログ信号（Ａ）に加える場
    合と加えない場合との可能な２つの位置（６，５）に切
    換えうるスイッチ（４）とを有している装置により行な
    うことを特徴とする変換方法。
  7. 【請求項７】 請求項５に記載の変換方法において、前
    記デジタル‐アナログ変換器から出力される前記アナロ
    グ信号（Ａ）と、前記逐次近似アナログ‐デジタル変換
    器に入力される前記アナログ信号（Ｂ）とを電圧信号と
    することを特徴とする変換方法。
  8. 【請求項８】 請求項５に記載の変換方法において、前
    記プリセット値（Ｖoffs）を、最下位ビット（ＬＳＢ）
    の変換値よりもかなり小さくすることを特徴とする変換
    方法。
JP2001119402A 2000-04-27 2001-04-18 逐次近似アナログ‐デジタル変換器及び変換方法 Pending JP2001358589A (ja)

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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10303347B4 (de) * 2003-01-29 2010-04-29 Eads Deutschland Gmbh Verfahren und Schaltung zur Wandlung eines analogen Istsignals in ein digitales Sollsignal

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2119649A1 (de) * 1971-04-22 1972-11-02 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Analog-Digital-Umsetzer
US4196420A (en) * 1978-05-30 1980-04-01 National Semiconductor Corporation Expanded analog-to-digital converter having one-half LSB shift
JPS6429925U (ja) * 1987-08-13 1989-02-22
CA2004317C (en) * 1988-12-07 1993-11-30 Noriyuki Tokuhiro Successive comparison type analog-to-digital converting apparatus
US5184131A (en) * 1989-07-06 1993-02-02 Nissan Motor Co., Ltd. A-d converter suitable for fuzzy controller
GB9503783D0 (en) * 1995-02-24 1995-04-12 Fujitsu Ltd Analog-to-digital converters
JPH08256060A (ja) * 1995-03-17 1996-10-01 Nec Corp 比較型ａ／ｄ変換器
JPH10303751A (ja) * 1997-04-22 1998-11-13 Miyagi Oki Denki Kk アナログ／ディジタル変換器
JPH10336032A (ja) * 1997-05-30 1998-12-18 Mitsubishi Electric Corp Ａ／ｄ変換器
KR100268886B1 (ko) * 1998-01-13 2000-10-16 김영환 아날로그/디지탈 컨버터
JP2000134098A (ja) * 1998-10-21 2000-05-12 Mitsubishi Electric Corp Ａｄ変換器
US6300889B1 (en) * 2000-06-19 2001-10-09 Cygnal Integrated Products, Inc. System on chip with ADC having serial test mode

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Publication number Publication date
DE60015929T2 (de) 2005-12-22
US6498579B2 (en) 2002-12-24
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EP1150432A1 (en) 2001-10-31
DE60015929D1 (de) 2004-12-23
US20010038352A1 (en) 2001-11-08

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