JP2000134098A - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 フルビット変換を実行すれば、アナログ信号
をディジタル信号に変換することができるが、ＡＤ変換
器のビット数が増加すると、それに伴って変換回数が増
加するため、各アナログ信号の更新周期が長くなり、ア
ナログ信号の変化に対するディジタル信号の追従性が劣
化するなどの課題があった。 【解決手段】 前回のＡＤ変換結果の最下位ビットをＡ
Ｄ変換し、最下位ビットが“１”に変換された場合に
は、変換後のＡＤ変換結果をインクリメントし、最下位
ビットが“０”に変換された場合には、変換後のＡＤ変
換結果をデクリメントする。
をディジタル信号に変換することができるが、ＡＤ変換
器のビット数が増加すると、それに伴って変換回数が増
加するため、各アナログ信号の更新周期が長くなり、ア
ナログ信号の変化に対するディジタル信号の追従性が劣
化するなどの課題があった。 【解決手段】 前回のＡＤ変換結果の最下位ビットをＡ
Ｄ変換し、最下位ビットが“１”に変換された場合に
は、変換後のＡＤ変換結果をインクリメントし、最下位
ビットが“０”に変換された場合には、変換後のＡＤ変
換結果をデクリメントする。
Description
【０００１】
【発明の属する技術分野】この発明は、複数のアナログ
信号をスキャン連続モードにより、ＡＤ変換を実行する
ＡＤ変換器に関するものである。
信号をスキャン連続モードにより、ＡＤ変換を実行する
ＡＤ変換器に関するものである。
【０００２】
【従来の技術】図８は従来のＡＤ変換器を示す構成図で
あり、図において、１は制御回路５から出力される選択
信号にしたがってＡＤ変換を実行するアナログ信号を順
次選択する選択回路、２は逐次変換レジスタ４の格納値
にしたがって基準電圧を生成するＤＡＣ、３はＤＡＣ２
により生成された基準電圧と選択回路１により選択され
たアナログ信号の電圧を比較する比較器、４は比較器３
の比較結果等を格納する逐次変換レジスタ、５は選択信
号や制御信号を出力する制御回路、６はＡＤ変換結果を
格納する変換結果格納レジスタである。
あり、図において、１は制御回路５から出力される選択
信号にしたがってＡＤ変換を実行するアナログ信号を順
次選択する選択回路、２は逐次変換レジスタ４の格納値
にしたがって基準電圧を生成するＤＡＣ、３はＤＡＣ２
により生成された基準電圧と選択回路１により選択され
たアナログ信号の電圧を比較する比較器、４は比較器３
の比較結果等を格納する逐次変換レジスタ、５は選択信
号や制御信号を出力する制御回路、６はＡＤ変換結果を
格納する変換結果格納レジスタである。
【０００３】次に動作について説明する。図８のＡＤ変
換器は、ｎ個のアナログ信号を順次スキャンして、ｎ個
のアナログ信号を順番にディジタル信号に変換するもの
であるが、例えば、ＡＮ０のアナログ信号のＡＤ変換を
実行する場合には、制御回路５がＡＮ０のアナログ信号
のＡＤ変換を指示する選択信号を出力し、選択回路１が
その選択信号にしたがってＡＮ０のアナログ信号を入力
する。
換器は、ｎ個のアナログ信号を順次スキャンして、ｎ個
のアナログ信号を順番にディジタル信号に変換するもの
であるが、例えば、ＡＮ０のアナログ信号のＡＤ変換を
実行する場合には、制御回路５がＡＮ０のアナログ信号
のＡＤ変換を指示する選択信号を出力し、選択回路１が
その選択信号にしたがってＡＮ０のアナログ信号を入力
する。
【０００４】また、制御回路５は、選択信号を選択回路
１に出力する際、逐次変換レジスタ４の最上位ビット
（例えば、８ビットのＡＤ変換器であれば、ｂｉｔ７が
最上位ビットに相当し、以下、説明の便宜上、８ビット
のＡＤ変換器について説明する）を“１”にセットし、
他のビット（ｂｉｔ６〜ｂｉｔ０）を“０”にセットす
る。
１に出力する際、逐次変換レジスタ４の最上位ビット
（例えば、８ビットのＡＤ変換器であれば、ｂｉｔ７が
最上位ビットに相当し、以下、説明の便宜上、８ビット
のＡＤ変換器について説明する）を“１”にセットし、
他のビット（ｂｉｔ６〜ｂｉｔ０）を“０”にセットす
る。
【０００５】そして、ＤＡＣ２は、制御回路５が逐次変
換レジスタ４に値をセットすると、逐次変換レジスタ４
の格納値にしたがって基準電圧を生成し、比較器３が、
ＤＡＣ２により生成された基準電圧と選択回路１により
選択されたアナログ信号の電圧を比較する。
換レジスタ４に値をセットすると、逐次変換レジスタ４
の格納値にしたがって基準電圧を生成し、比較器３が、
ＤＡＣ２により生成された基準電圧と選択回路１により
選択されたアナログ信号の電圧を比較する。
【０００６】そして、比較器３は、アナログ信号の電圧
が基準電圧と一致する場合又は基準電圧より大きい場合
には（アナログ信号の電圧≧基準電圧）、逐次変換レジ
スタ４の最上位ビットであるｂｉｔ７を“１”にセット
する。一方、アナログ信号の電圧が基準電圧より小さい
場合には（アナログ信号の電圧＜基準電圧）、逐次変換
レジスタ４の最上位ビットであるｂｉｔ７を“０”にセ
ットする。
が基準電圧と一致する場合又は基準電圧より大きい場合
には（アナログ信号の電圧≧基準電圧）、逐次変換レジ
スタ４の最上位ビットであるｂｉｔ７を“１”にセット
する。一方、アナログ信号の電圧が基準電圧より小さい
場合には（アナログ信号の電圧＜基準電圧）、逐次変換
レジスタ４の最上位ビットであるｂｉｔ７を“０”にセ
ットする。
【０００７】このようにして、最上位ビットであるｂｉ
ｔ７の変換処理が完了すると、今度は、制御回路５が逐
次変換レジスタ４のｂｉｔ６を“０”から“１”に変更
し（ｂｉｔ７はｂｉｔ７の変換結果、ｂｉｔ６は
“１”、ｂｉｔ５〜ｂｉｔ０は“０”）、その変更が完
了すると、ＤＡＣ２が上記と同様にして、逐次変換レジ
スタ４の格納値にしたがって基準電圧を生成し、比較器
３が、その基準電圧と選択回路１により選択されたアナ
ログ信号の電圧を比較する。
ｔ７の変換処理が完了すると、今度は、制御回路５が逐
次変換レジスタ４のｂｉｔ６を“０”から“１”に変更
し（ｂｉｔ７はｂｉｔ７の変換結果、ｂｉｔ６は
“１”、ｂｉｔ５〜ｂｉｔ０は“０”）、その変更が完
了すると、ＤＡＣ２が上記と同様にして、逐次変換レジ
スタ４の格納値にしたがって基準電圧を生成し、比較器
３が、その基準電圧と選択回路１により選択されたアナ
ログ信号の電圧を比較する。
【０００８】そして、比較器３は、アナログ信号の電圧
が基準電圧と一致する場合又は基準電圧より大きい場合
には（アナログ信号の電圧≧基準電圧）、逐次変換レジ
スタ４のｂｉｔ６を“１”にセットする。一方、アナロ
グ信号の電圧が基準電圧より小さい場合には（アナログ
信号の電圧＜基準電圧）、逐次変換レジスタ４のｂｉｔ
６を“０”にセットする。
が基準電圧と一致する場合又は基準電圧より大きい場合
には（アナログ信号の電圧≧基準電圧）、逐次変換レジ
スタ４のｂｉｔ６を“１”にセットする。一方、アナロ
グ信号の電圧が基準電圧より小さい場合には（アナログ
信号の電圧＜基準電圧）、逐次変換レジスタ４のｂｉｔ
６を“０”にセットする。
【０００９】このようにして、ｂｉｔ６の変換処理が完
了すると、ｂｉｔ５〜ｂｉｔ０についても同様の変換処
理を実行し、ｂｉｔ５〜ｂｉｔ０の変換処理が完了する
と、ＡＮ０のアナログ信号のＡＤ変換が終了したことに
なるので、逐次変換レジスタ４の格納値を変換結果格納
レジスタ６に格納する。
了すると、ｂｉｔ５〜ｂｉｔ０についても同様の変換処
理を実行し、ｂｉｔ５〜ｂｉｔ０の変換処理が完了する
と、ＡＮ０のアナログ信号のＡＤ変換が終了したことに
なるので、逐次変換レジスタ４の格納値を変換結果格納
レジスタ６に格納する。
【００１０】なお、ＡＮ０のアナログ信号のＡＤ変換が
完了すると、図９に示すように、今度は、ＡＮ１のアナ
ログ信号のＡＤ変換を実行することになるが、アナログ
信号の個数がｎ個ある場合、各アナログ信号の更新周期
は、下記の通りとなる。 更新周期＝フルビット変換時間×アナログ信号の個数 ＝１ビット当たりの変換時間×変換ビット数×アナログ信号の個数
完了すると、図９に示すように、今度は、ＡＮ１のアナ
ログ信号のＡＤ変換を実行することになるが、アナログ
信号の個数がｎ個ある場合、各アナログ信号の更新周期
は、下記の通りとなる。 更新周期＝フルビット変換時間×アナログ信号の個数 ＝１ビット当たりの変換時間×変換ビット数×アナログ信号の個数
【００１１】上記従来例の他に、各アナログ信号の更新
周期を短くするため、前回のアナログ信号の電圧と、今
回のアナログ信号の電圧を比較し、両者が一致する場合
には、ＡＤ変換の実施を行なわず、両者が一致しない場
合に限り、フルビットの変換処理を実行する技術が特開
平５−１４１９７号公報に開示されている。
周期を短くするため、前回のアナログ信号の電圧と、今
回のアナログ信号の電圧を比較し、両者が一致する場合
には、ＡＤ変換の実施を行なわず、両者が一致しない場
合に限り、フルビットの変換処理を実行する技術が特開
平５−１４１９７号公報に開示されている。
【００１２】
【発明が解決しようとする課題】従来のＡＤ変換器は以
上のように構成されているので、フルビット変換を実行
すれば、アナログ信号をディジタル信号に変換すること
ができるが（例えば、８ビットのＡＤ変換器であれば、
８回変換処理を実行する）、ＡＤ変換器のビット数が増
加すると、それに伴って変換回数が増加するため、各ア
ナログ信号の更新周期が長くなり、アナログ信号の変化
に対するディジタル信号の追従性が劣化するなどの課題
があった。
上のように構成されているので、フルビット変換を実行
すれば、アナログ信号をディジタル信号に変換すること
ができるが（例えば、８ビットのＡＤ変換器であれば、
８回変換処理を実行する）、ＡＤ変換器のビット数が増
加すると、それに伴って変換回数が増加するため、各ア
ナログ信号の更新周期が長くなり、アナログ信号の変化
に対するディジタル信号の追従性が劣化するなどの課題
があった。
【００１３】この発明は上記のような課題を解決するた
めになされたもので、アナログ信号の変化に対するディ
ジタル信号の追従性が高いＡＤ変換器を得ることを目的
とする。
めになされたもので、アナログ信号の変化に対するディ
ジタル信号の追従性が高いＡＤ変換器を得ることを目的
とする。
【００１４】
【課題を解決するための手段】この発明に係るＡＤ変換
器は、前回のＡＤ変換結果の最下位ビットをＡＤ変換
し、最下位ビットが“１”に変換された場合には、変換
後のＡＤ変換結果をインクリメントし、最下位ビットが
“０”に変換された場合には、変換後のＡＤ変換結果を
デクリメントするようにしたものである。
器は、前回のＡＤ変換結果の最下位ビットをＡＤ変換
し、最下位ビットが“１”に変換された場合には、変換
後のＡＤ変換結果をインクリメントし、最下位ビットが
“０”に変換された場合には、変換後のＡＤ変換結果を
デクリメントするようにしたものである。
【００１５】この発明に係るＡＤ変換器は、前回のＡＤ
変換結果の最下位ビットが“１”であれば、前回のＡＤ
変換結果をインクリメントする一方、前回のＡＤ変換結
果の最下位ビットが“０”であれば、前回のＡＤ変換結
果をデクリメントし、増減後のＡＤ変換結果の最下位ビ
ットをＡＤ変換するようにしたものである。
変換結果の最下位ビットが“１”であれば、前回のＡＤ
変換結果をインクリメントする一方、前回のＡＤ変換結
果の最下位ビットが“０”であれば、前回のＡＤ変換結
果をデクリメントし、増減後のＡＤ変換結果の最下位ビ
ットをＡＤ変換するようにしたものである。
【００１６】この発明に係るＡＤ変換器は、前回のＡＤ
変換結果の下位数ビットをＡＤ変換し、下位数ビットが
すべて“１”であれば、更新後のＡＤ変換結果をインク
リメントし、下位数ビットがすべて“０”であれば、更
新後のＡＤ変換結果をデクリメントするようにしたもの
である。
変換結果の下位数ビットをＡＤ変換し、下位数ビットが
すべて“１”であれば、更新後のＡＤ変換結果をインク
リメントし、下位数ビットがすべて“０”であれば、更
新後のＡＤ変換結果をデクリメントするようにしたもの
である。
【００１７】この発明に係るＡＤ変換器は、前回のＡＤ
変換結果の下位数ビットがすべて“１”であれば、前回
のＡＤ変換結果をインクリメントする一方、前回のＡＤ
変換結果の下位数ビットがすべて“０”であれば、前回
のＡＤ変換結果をデクリメントし、増減後のＡＤ変換結
果の下位数ビットをＡＤ変換するようにしたものであ
る。
変換結果の下位数ビットがすべて“１”であれば、前回
のＡＤ変換結果をインクリメントする一方、前回のＡＤ
変換結果の下位数ビットがすべて“０”であれば、前回
のＡＤ変換結果をデクリメントし、増減後のＡＤ変換結
果の下位数ビットをＡＤ変換するようにしたものであ
る。
【００１８】この発明に係るＡＤ変換器は、変換手段が
ＡＤ変換を実行する変換ビット数を指定する指定手段を
設けるようにしたものである。
ＡＤ変換を実行する変換ビット数を指定する指定手段を
設けるようにしたものである。
【００１９】この発明に係るＡＤ変換器は、生成手段に
より生成された基準電圧とアナログ信号の電圧を比較
し、アナログ信号の電圧が基準電圧と一致する場合又は
基準電圧より大きい場合には、前回のＡＤ変換結果をイ
ンクリメントし、アナログ信号の電圧が基準電圧より小
さい場合には、前回のＡＤ変換結果をデクリメントする
ようにしたものである。
より生成された基準電圧とアナログ信号の電圧を比較
し、アナログ信号の電圧が基準電圧と一致する場合又は
基準電圧より大きい場合には、前回のＡＤ変換結果をイ
ンクリメントし、アナログ信号の電圧が基準電圧より小
さい場合には、前回のＡＤ変換結果をデクリメントする
ようにしたものである。
【００２０】この発明に係るＡＤ変換器は、１周期目の
ＡＤ変換に限り、フルビットのＡＤ変換を実行するよう
にしたものである。
ＡＤ変換に限り、フルビットのＡＤ変換を実行するよう
にしたものである。
【００２１】この発明に係るＡＤ変換器は、１周期目の
ＡＤ変換を実行する際、基準電圧を初期設定する設定手
段を設けるようにしたものである。
ＡＤ変換を実行する際、基準電圧を初期設定する設定手
段を設けるようにしたものである。
【００２２】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＡ
Ｄ変換器を示す構成図であり、図において、１１は制御
回路１５から出力される選択信号にしたがってＡＤ変換
を実行するアナログ信号を順次選択する選択回路、１２
は逐次変換レジスタ１４の格納値にしたがって基準電圧
を生成するＤＡＣ（生成手段）、１３はＤＡＣ１２によ
り生成された基準電圧と選択回路１１により選択された
アナログ信号の電圧を比較する比較器（変換手段）、１
４は比較器１３の比較結果等を格納する逐次変換レジス
タ（変換手段）、１５は選択信号や制御信号を出力する
制御回路（変換手段）である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＡ
Ｄ変換器を示す構成図であり、図において、１１は制御
回路１５から出力される選択信号にしたがってＡＤ変換
を実行するアナログ信号を順次選択する選択回路、１２
は逐次変換レジスタ１４の格納値にしたがって基準電圧
を生成するＤＡＣ（生成手段）、１３はＤＡＣ１２によ
り生成された基準電圧と選択回路１１により選択された
アナログ信号の電圧を比較する比較器（変換手段）、１
４は比較器１３の比較結果等を格納する逐次変換レジス
タ（変換手段）、１５は選択信号や制御信号を出力する
制御回路（変換手段）である。
【００２３】１６は逐次変換レジスタ１４の最下位ビッ
トに“１”が格納されると、インクリメントを指示する
指示信号を出力し、最下位ビットに“０”が格納される
と、デクリメントを指示する指示信号を出力する増減回
路（増減手段）、１７は逐次変換レジスタ１４の格納値
を増減回路１６の指示信号にしたがってインクリメント
又はデクリメントする演算回路（増減手段）、１８はＡ
Ｄ変換結果を格納する変換結果格納レジスタである。
トに“１”が格納されると、インクリメントを指示する
指示信号を出力し、最下位ビットに“０”が格納される
と、デクリメントを指示する指示信号を出力する増減回
路（増減手段）、１７は逐次変換レジスタ１４の格納値
を増減回路１６の指示信号にしたがってインクリメント
又はデクリメントする演算回路（増減手段）、１８はＡ
Ｄ変換結果を格納する変換結果格納レジスタである。
【００２４】次に動作について説明する。図１のＡＤ変
換器は、ｎ個のアナログ信号を順次スキャンして、ｎ個
のアナログ信号を順番にディジタル信号に変換するもの
であるが、例えば、ＡＮ０のアナログ信号のＡＤ変換を
実行する場合には、制御回路１５がＡＮ０のアナログ信
号のＡＤ変換を指示する選択信号を出力し、選択回路１
１がその選択信号にしたがってＡＮ０のアナログ信号を
入力する。
換器は、ｎ個のアナログ信号を順次スキャンして、ｎ個
のアナログ信号を順番にディジタル信号に変換するもの
であるが、例えば、ＡＮ０のアナログ信号のＡＤ変換を
実行する場合には、制御回路１５がＡＮ０のアナログ信
号のＡＤ変換を指示する選択信号を出力し、選択回路１
１がその選択信号にしたがってＡＮ０のアナログ信号を
入力する。
【００２５】また、制御回路１５は、選択信号を選択回
路１１に出力する際、１周期目のＡＤ変換であれば（Ａ
Ｎ０のアナログ信号を初めてＡＤ変換する場合）、上記
従来例と同様に、逐次変換レジスタ１４の最上位ビット
（例えば、８ビットのＡＤ変換器であれば、ｂｉｔ７が
最上位ビットに相当し、以下、説明の便宜上、８ビット
のＡＤ変換器について説明する）を“１”にセットし、
他のビット（ｂｉｔ６〜ｂｉｔ０）を“０”にセットす
る。
路１１に出力する際、１周期目のＡＤ変換であれば（Ａ
Ｎ０のアナログ信号を初めてＡＤ変換する場合）、上記
従来例と同様に、逐次変換レジスタ１４の最上位ビット
（例えば、８ビットのＡＤ変換器であれば、ｂｉｔ７が
最上位ビットに相当し、以下、説明の便宜上、８ビット
のＡＤ変換器について説明する）を“１”にセットし、
他のビット（ｂｉｔ６〜ｂｉｔ０）を“０”にセットす
る。
【００２６】そして、ＤＡＣ１２は、制御回路１５が逐
次変換レジスタ１４に値をセットすると、逐次変換レジ
スタ１４の格納値にしたがって基準電圧を生成し、比較
器１３が、ＤＡＣ１２により生成された基準電圧と選択
回路１１により選択されたアナログ信号の電圧を比較す
る。
次変換レジスタ１４に値をセットすると、逐次変換レジ
スタ１４の格納値にしたがって基準電圧を生成し、比較
器１３が、ＤＡＣ１２により生成された基準電圧と選択
回路１１により選択されたアナログ信号の電圧を比較す
る。
【００２７】そして、比較器１３は、アナログ信号の電
圧が基準電圧と一致する場合又は基準電圧より大きい場
合には（アナログ信号の電圧≧基準電圧）、逐次変換レ
ジスタ１４の最上位ビットであるｂｉｔ７を“１”にセ
ットする。一方、アナログ信号の電圧が基準電圧より小
さい場合には（アナログ信号の電圧＜基準電圧）、逐次
変換レジスタ１４の最上位ビットであるｂｉｔ７を
“０”にセットする。
圧が基準電圧と一致する場合又は基準電圧より大きい場
合には（アナログ信号の電圧≧基準電圧）、逐次変換レ
ジスタ１４の最上位ビットであるｂｉｔ７を“１”にセ
ットする。一方、アナログ信号の電圧が基準電圧より小
さい場合には（アナログ信号の電圧＜基準電圧）、逐次
変換レジスタ１４の最上位ビットであるｂｉｔ７を
“０”にセットする。
【００２８】このようにして、最上位ビットであるｂｉ
ｔ７の変換処理が完了すると、今度は、制御回路１５が
逐次変換レジスタ１４のｂｉｔ６を“０”から“１”に
変更し（ｂｉｔ７はｂｉｔ７の変換結果、ｂｉｔ６は
“１”、ｂｉｔ５〜ｂｉｔ０は“０”）、その変更が完
了すると、ＤＡＣ１２が上記と同様にして、逐次変換レ
ジスタ１４の格納値にしたがって基準電圧を生成し、比
較器１３がその基準電圧と選択回路１１により選択され
たアナログ信号の電圧を比較する。
ｔ７の変換処理が完了すると、今度は、制御回路１５が
逐次変換レジスタ１４のｂｉｔ６を“０”から“１”に
変更し（ｂｉｔ７はｂｉｔ７の変換結果、ｂｉｔ６は
“１”、ｂｉｔ５〜ｂｉｔ０は“０”）、その変更が完
了すると、ＤＡＣ１２が上記と同様にして、逐次変換レ
ジスタ１４の格納値にしたがって基準電圧を生成し、比
較器１３がその基準電圧と選択回路１１により選択され
たアナログ信号の電圧を比較する。
【００２９】そして、比較器１３は、アナログ信号の電
圧が基準電圧と一致する場合又は基準電圧より大きい場
合には（アナログ信号の電圧≧基準電圧）、逐次変換レ
ジスタ１４のｂｉｔ６を“１”にセットする。一方、ア
ナログ信号の電圧が基準電圧より小さい場合には（アナ
ログ信号の電圧＜基準電圧）、逐次変換レジスタ１４の
ｂｉｔ６を“０”にセットする。
圧が基準電圧と一致する場合又は基準電圧より大きい場
合には（アナログ信号の電圧≧基準電圧）、逐次変換レ
ジスタ１４のｂｉｔ６を“１”にセットする。一方、ア
ナログ信号の電圧が基準電圧より小さい場合には（アナ
ログ信号の電圧＜基準電圧）、逐次変換レジスタ１４の
ｂｉｔ６を“０”にセットする。
【００３０】このようにして、ｂｉｔ６の変換処理が完
了すると、ｂｉｔ５〜ｂｉｔ０についても同様の変換処
理を実行し、ｂｉｔ５〜ｂｉｔ０の変換処理が完了する
と、ＡＮ０のアナログ信号のＡＤ変換が終了したことに
なるので、逐次変換レジスタ１４の格納値を変換結果格
納レジスタ１８に格納する。
了すると、ｂｉｔ５〜ｂｉｔ０についても同様の変換処
理を実行し、ｂｉｔ５〜ｂｉｔ０の変換処理が完了する
と、ＡＮ０のアナログ信号のＡＤ変換が終了したことに
なるので、逐次変換レジスタ１４の格納値を変換結果格
納レジスタ１８に格納する。
【００３１】即ち、１周期目のＡＤ変換の場合、１周期
目のＡＤ変換であることを示すスキャンサイクル識別信
号が制御回路１５から出力されるので、増減回路１６は
インクリメント又はデクリメントを指示する指示信号を
ノンアクティブとし、演算回路１７が逐次変換レジスタ
１４の格納値をそのまま変換結果格納レジスタ１８に格
納する。
目のＡＤ変換であることを示すスキャンサイクル識別信
号が制御回路１５から出力されるので、増減回路１６は
インクリメント又はデクリメントを指示する指示信号を
ノンアクティブとし、演算回路１７が逐次変換レジスタ
１４の格納値をそのまま変換結果格納レジスタ１８に格
納する。
【００３２】そして、ＡＮ０のアナログ信号のＡＤ変換
を完了すると、同様にして、ＡＮ１〜ＡＮｎのアナログ
信号を順番にＡＤ変換を実行することになるが、１周期
目のＡＤ変換が完了して、ＡＤ変換が２周期目になる
と、制御回路１５の指示の下、変換結果格納レジスタ１
８に格納された前回のＡＤ変換結果（１周期目のＡＤ変
換結果）が逐次変換レジスタ１４にロードされる。
を完了すると、同様にして、ＡＮ１〜ＡＮｎのアナログ
信号を順番にＡＤ変換を実行することになるが、１周期
目のＡＤ変換が完了して、ＡＤ変換が２周期目になる
と、制御回路１５の指示の下、変換結果格納レジスタ１
８に格納された前回のＡＤ変換結果（１周期目のＡＤ変
換結果）が逐次変換レジスタ１４にロードされる。
【００３３】そして、ＤＡＣ１２は、制御回路１５が前
回のＡＤ変換結果を逐次変換レジスタ１４にロードする
と、逐次変換レジスタ１４の最下位ビットに“１”をセ
ットし、逐次変換レジスタ１４の格納値にしたがって基
準電圧を生成する。即ち、１周期目において、ｂｉｔ０
の変換処理を実行する場合と同様の基準電圧を生成す
る。
回のＡＤ変換結果を逐次変換レジスタ１４にロードする
と、逐次変換レジスタ１４の最下位ビットに“１”をセ
ットし、逐次変換レジスタ１４の格納値にしたがって基
準電圧を生成する。即ち、１周期目において、ｂｉｔ０
の変換処理を実行する場合と同様の基準電圧を生成す
る。
【００３４】そして、比較器１３は、ＤＡＣ１２が基準
電圧を生成すると、その基準電圧と選択回路１１により
選択されたアナログ信号（例えば、ＡＮ０のアナログ信
号）の電圧を比較する。そして、比較器１３は、アナロ
グ信号の電圧が基準電圧と一致する場合又は基準電圧よ
り大きい場合には（アナログ信号の電圧≧基準電圧）、
逐次変換レジスタ１４の最下位ビットであるｂｉｔ０を
“１”にセットする。一方、アナログ信号の電圧が基準
電圧より小さい場合には（アナログ信号の電圧＜基準電
圧）、逐次変換レジスタ１４の最下位ビットであるｂｉ
ｔ０を“０”にセットする。
電圧を生成すると、その基準電圧と選択回路１１により
選択されたアナログ信号（例えば、ＡＮ０のアナログ信
号）の電圧を比較する。そして、比較器１３は、アナロ
グ信号の電圧が基準電圧と一致する場合又は基準電圧よ
り大きい場合には（アナログ信号の電圧≧基準電圧）、
逐次変換レジスタ１４の最下位ビットであるｂｉｔ０を
“１”にセットする。一方、アナログ信号の電圧が基準
電圧より小さい場合には（アナログ信号の電圧＜基準電
圧）、逐次変換レジスタ１４の最下位ビットであるｂｉ
ｔ０を“０”にセットする。
【００３５】このようにして、ｂｉｔ０の変換処理が完
了すると、２周期目のＡＤ変換の場合、１周期目のＡＤ
変換でないことを示すスキャンサイクル識別信号が制御
回路１５から出力されるので、増減回路１６は、逐次変
換レジスタ１４の格納値のインクリメント又はデクリメ
ントを指示する指示信号をアクティブとする。具体的に
は、逐次変換レジスタ１４の最下位ビットであるｂｉｔ
０に“１”が格納されている場合には、インクリメント
を指示する指示信号をアクティブとし、逐次変換レジス
タ１４の最下位ビットであるｂｉｔ０に“０”が格納さ
れている場合には、デクリメントを指示する指示信号を
アクティブとする。
了すると、２周期目のＡＤ変換の場合、１周期目のＡＤ
変換でないことを示すスキャンサイクル識別信号が制御
回路１５から出力されるので、増減回路１６は、逐次変
換レジスタ１４の格納値のインクリメント又はデクリメ
ントを指示する指示信号をアクティブとする。具体的に
は、逐次変換レジスタ１４の最下位ビットであるｂｉｔ
０に“１”が格納されている場合には、インクリメント
を指示する指示信号をアクティブとし、逐次変換レジス
タ１４の最下位ビットであるｂｉｔ０に“０”が格納さ
れている場合には、デクリメントを指示する指示信号を
アクティブとする。
【００３６】そして、演算回路１７は、増減回路１６が
インクリメントを指示する指示信号をアクティブとする
と、逐次変換レジスタ１４の格納値をインクリメント
し、その結果を変換結果格納レジスタ１８に格納する。
一方、増減回路１６がデクリメントを指示する指示信号
をアクティブとすると、逐次変換レジスタ１４の格納値
をデクリメントし、その結果を変換結果格納レジスタ１
８に格納する。
インクリメントを指示する指示信号をアクティブとする
と、逐次変換レジスタ１４の格納値をインクリメント
し、その結果を変換結果格納レジスタ１８に格納する。
一方、増減回路１６がデクリメントを指示する指示信号
をアクティブとすると、逐次変換レジスタ１４の格納値
をデクリメントし、その結果を変換結果格納レジスタ１
８に格納する。
【００３７】なお、ＡＮ０のアナログ信号のＡＤ変換を
完了すると、同様にして、ＡＮ１〜ＡＮｎのアナログ信
号を順番にＡＤ変換を実行することになるが、３周期目
以降のＡＤ変換は、２周期目のＡＤ変換と同様に実行す
る。
完了すると、同様にして、ＡＮ１〜ＡＮｎのアナログ信
号を順番にＡＤ変換を実行することになるが、３周期目
以降のＡＤ変換は、２周期目のＡＤ変換と同様に実行す
る。
【００３８】以上で明らかなように、この実施の形態１
によれば、前回のＡＤ変換結果の最下位ビットをＡＤ変
換し、最下位ビットが“１”に変換された場合には、変
換後のＡＤ変換結果をインクリメントし、最下位ビット
が“０”に変換された場合には、変換後のＡＤ変換結果
をデクリメントするように構成したので、２周期目以降
はフルビット変換を実行することなく、最下位ビットの
みを変換すれば、アナログ信号をディジタル信号に変換
することができるようになり（図２を参照）、その結
果、各アナログ信号の更新周期が短くなるため（８ビッ
トのＡＤ変換器の場合、各アナログ信号の更新周期が１
／８に短縮される）、アナログ信号の変化に対するディ
ジタル信号の追従性が高くなる効果を奏する。
によれば、前回のＡＤ変換結果の最下位ビットをＡＤ変
換し、最下位ビットが“１”に変換された場合には、変
換後のＡＤ変換結果をインクリメントし、最下位ビット
が“０”に変換された場合には、変換後のＡＤ変換結果
をデクリメントするように構成したので、２周期目以降
はフルビット変換を実行することなく、最下位ビットの
みを変換すれば、アナログ信号をディジタル信号に変換
することができるようになり（図２を参照）、その結
果、各アナログ信号の更新周期が短くなるため（８ビッ
トのＡＤ変換器の場合、各アナログ信号の更新周期が１
／８に短縮される）、アナログ信号の変化に対するディ
ジタル信号の追従性が高くなる効果を奏する。
【００３９】なお、この実施の形態１の場合、前回のＡ
Ｄ変換結果を必ずインクリメント又はデクリメントする
ので、アナログ信号の電圧に変化がない場合にも、ＡＤ
変換結果が増減し、若干の誤差（ｂｉｔ０レベルの誤
差）が生じることがあるが、ｂｉｔ０レベルの誤差は、
極めて小さな誤差であり、通常のＡＤ変換器の許容誤差
範囲である。
Ｄ変換結果を必ずインクリメント又はデクリメントする
ので、アナログ信号の電圧に変化がない場合にも、ＡＤ
変換結果が増減し、若干の誤差（ｂｉｔ０レベルの誤
差）が生じることがあるが、ｂｉｔ０レベルの誤差は、
極めて小さな誤差であり、通常のＡＤ変換器の許容誤差
範囲である。
【００４０】実施の形態２．図３はこの発明の実施の形
態２によるＡＤ変換器を示す構成図であり、図におい
て、図１と同一符号は同一または相当部分を示すので説
明を省略する。１９は変換結果格納レジスタ１８に格納
されている前回のＡＤ変換結果の最下位ビットであるｂ
ｉｔ０が“１”であれば、前回のＡＤ変換結果をインク
リメントし、ｂｉｔ０が“０”であれば、前回のＡＤ変
換結果をデクリメントする演算回路（増減手段）であ
る。
態２によるＡＤ変換器を示す構成図であり、図におい
て、図１と同一符号は同一または相当部分を示すので説
明を省略する。１９は変換結果格納レジスタ１８に格納
されている前回のＡＤ変換結果の最下位ビットであるｂ
ｉｔ０が“１”であれば、前回のＡＤ変換結果をインク
リメントし、ｂｉｔ０が“０”であれば、前回のＡＤ変
換結果をデクリメントする演算回路（増減手段）であ
る。
【００４１】次に動作について説明する。上記実施の形
態１では、ｂｉｔ０の変換が完了したのち、ＡＤ変換結
果をインクリメント又はデクリメントするものについて
示したが、ｂｉｔ０の変換を実行する前に前回のＡＤ変
換結果をインクリメント又はデクリメントし、その後、
その結果に基づいて基準電圧を生成して、ｂｉｔ０の変
換を実行するようにしてもよく、上記実施の形態１と同
様の効果を奏することができる。
態１では、ｂｉｔ０の変換が完了したのち、ＡＤ変換結
果をインクリメント又はデクリメントするものについて
示したが、ｂｉｔ０の変換を実行する前に前回のＡＤ変
換結果をインクリメント又はデクリメントし、その後、
その結果に基づいて基準電圧を生成して、ｂｉｔ０の変
換を実行するようにしてもよく、上記実施の形態１と同
様の効果を奏することができる。
【００４２】実施の形態３．図４はこの発明の実施の形
態３によるＡＤ変換器を示す構成図であり、図におい
て、図１と同一符号は同一または相当部分を示すので説
明を省略する。２０はＡＤ変換を実行する変換ビット数
を指定する指定レジスタ（指定手段）、２１は逐次変換
レジスタ１４の下位数ビットがすべて“１”であれば、
逐次変換レジスタ１４の格納値のインクリメントを指示
する指示信号をアクティブとし、下位数ビットがすべて
“０”であれば、逐次変換レジスタ１４の格納値のデク
リメントを指示する指示信号をアクティブとする増減回
路（増減手段）である。
態３によるＡＤ変換器を示す構成図であり、図におい
て、図１と同一符号は同一または相当部分を示すので説
明を省略する。２０はＡＤ変換を実行する変換ビット数
を指定する指定レジスタ（指定手段）、２１は逐次変換
レジスタ１４の下位数ビットがすべて“１”であれば、
逐次変換レジスタ１４の格納値のインクリメントを指示
する指示信号をアクティブとし、下位数ビットがすべて
“０”であれば、逐次変換レジスタ１４の格納値のデク
リメントを指示する指示信号をアクティブとする増減回
路（増減手段）である。
【００４３】次に動作について説明する。上記実施の形
態１では、２周期目以降はｂｉｔ０のみを変換するもの
について示したが、下位数ビットを変換するようにして
もよい。
態１では、２周期目以降はｂｉｔ０のみを変換するもの
について示したが、下位数ビットを変換するようにして
もよい。
【００４４】即ち、指定レジスタ２０を用いて、ＡＤ変
換を実行する変換ビット数を予め指定し、例えば、下位
３ビットのＡＤ変換を希望する場合には、指定レジスタ
２０に“３”を格納する。
換を実行する変換ビット数を予め指定し、例えば、下位
３ビットのＡＤ変換を希望する場合には、指定レジスタ
２０に“３”を格納する。
【００４５】例えば、指定レジスタ２０に“３”が格納
された場合には、２周期目以降は、１周期目において、
ｂｉｔ２，ｂｉｔ１，ｂｉｔ０を変換する場合と同様に
して、ｂｉｔ２，ｂｉｔ１，ｂｉｔ０の変換処理を実行
し、３ビットの変換処理が完了すると、増減回路２１が
ｂｉｔ２，ｂｉｔ１，ｂｉｔ０の値がすべて“１”であ
るか否か等を確認する。
された場合には、２周期目以降は、１周期目において、
ｂｉｔ２，ｂｉｔ１，ｂｉｔ０を変換する場合と同様に
して、ｂｉｔ２，ｂｉｔ１，ｂｉｔ０の変換処理を実行
し、３ビットの変換処理が完了すると、増減回路２１が
ｂｉｔ２，ｂｉｔ１，ｂｉｔ０の値がすべて“１”であ
るか否か等を確認する。
【００４６】即ち、増減回路２１は、ｂｉｔ２，ｂｉｔ
１，ｂｉｔ０の値がすべて“１”である場合には、逐次
変換レジスタ１４の格納値のインクリメントを指示する
指示信号をアクティブとし、ｂｉｔ２，ｂｉｔ１，ｂｉ
ｔ０の値がすべて“０”であれば、逐次変換レジスタ１
４の格納値のデクリメントを指示する指示信号をアクテ
ィブとする。ただし、“１”と“０”が混在する場合に
は、インクリメント及びデクリメントを指示する指示信
号をノンアクティブとする。
１，ｂｉｔ０の値がすべて“１”である場合には、逐次
変換レジスタ１４の格納値のインクリメントを指示する
指示信号をアクティブとし、ｂｉｔ２，ｂｉｔ１，ｂｉ
ｔ０の値がすべて“０”であれば、逐次変換レジスタ１
４の格納値のデクリメントを指示する指示信号をアクテ
ィブとする。ただし、“１”と“０”が混在する場合に
は、インクリメント及びデクリメントを指示する指示信
号をノンアクティブとする。
【００４７】そして、演算回路１７は、増減回路２１が
インクリメントを指示する指示信号をアクティブとする
と、逐次変換レジスタ１４の格納値をインクリメント
し、その結果を変換結果格納レジスタ１８に格納する。
また、増減回路２１がデクリメントを指示する指示信号
をアクティブとすると、逐次変換レジスタ１４の格納値
をデクリメントし、その結果を変換結果格納レジスタ１
８に格納する。さらに、増減回路２１がインクリメント
及びデクリメントを指示する指示信号をノンアクティブ
とすると、逐次変換レジスタ１４の格納値をそのまま変
換結果格納レジスタ１８に格納する。
インクリメントを指示する指示信号をアクティブとする
と、逐次変換レジスタ１４の格納値をインクリメント
し、その結果を変換結果格納レジスタ１８に格納する。
また、増減回路２１がデクリメントを指示する指示信号
をアクティブとすると、逐次変換レジスタ１４の格納値
をデクリメントし、その結果を変換結果格納レジスタ１
８に格納する。さらに、増減回路２１がインクリメント
及びデクリメントを指示する指示信号をノンアクティブ
とすると、逐次変換レジスタ１４の格納値をそのまま変
換結果格納レジスタ１８に格納する。
【００４８】以上で明らかなように、この実施の形態３
によれば、前回のＡＤ変換結果の下位数ビットをＡＤ変
換し、下位数ビットがすべて“１”であれば、更新後の
ＡＤ変換結果をインクリメントし、下位数ビットがすべ
て“０”であれば、更新後のＡＤ変換結果をデクリメン
トするように構成したので、２周期目以降はフルビット
変換を実行することなく、下位数ビットを変換すれば、
アナログ信号をディジタル信号に変換することができる
ようになり（図５を参照）、その結果、各アナログ信号
の更新周期が短くなるため（８ビットのＡＤ変換器の場
合において、“３”ビットの変換を実施する場合、各ア
ナログ信号の更新周期が３／８に短縮される）、アナロ
グ信号の変化に対するディジタル信号の追従性が高くな
る効果を奏する。
によれば、前回のＡＤ変換結果の下位数ビットをＡＤ変
換し、下位数ビットがすべて“１”であれば、更新後の
ＡＤ変換結果をインクリメントし、下位数ビットがすべ
て“０”であれば、更新後のＡＤ変換結果をデクリメン
トするように構成したので、２周期目以降はフルビット
変換を実行することなく、下位数ビットを変換すれば、
アナログ信号をディジタル信号に変換することができる
ようになり（図５を参照）、その結果、各アナログ信号
の更新周期が短くなるため（８ビットのＡＤ変換器の場
合において、“３”ビットの変換を実施する場合、各ア
ナログ信号の更新周期が３／８に短縮される）、アナロ
グ信号の変化に対するディジタル信号の追従性が高くな
る効果を奏する。
【００４９】また、上記実施の形態１と異なり、アナロ
グ信号の変化スピード等を考慮して、各アナログ信号の
更新周期やＡＤ変換器の変換精度を調整することができ
るため、システムに最適なＡＤ変換器を搭載することが
できる効果も奏する。
グ信号の変化スピード等を考慮して、各アナログ信号の
更新周期やＡＤ変換器の変換精度を調整することができ
るため、システムに最適なＡＤ変換器を搭載することが
できる効果も奏する。
【００５０】実施の形態４．図６はこの発明の実施の形
態４によるＡＤ変換器を示す構成図であり、図におい
て、図４と同一符号は同一または相当部分を示すので説
明を省略する。２２は変換結果格納レジスタ１８に格納
されている前回のＡＤ変換結果の下位数ビットがすべて
“１”であれば、前回のＡＤ変換結果をインクリメント
し、前回のＡＤ変換結果の下位数ビットがすべて“０”
であれば、前回のＡＤ変換結果をデクリメントする増減
回路（増減手段）である。
態４によるＡＤ変換器を示す構成図であり、図におい
て、図４と同一符号は同一または相当部分を示すので説
明を省略する。２２は変換結果格納レジスタ１８に格納
されている前回のＡＤ変換結果の下位数ビットがすべて
“１”であれば、前回のＡＤ変換結果をインクリメント
し、前回のＡＤ変換結果の下位数ビットがすべて“０”
であれば、前回のＡＤ変換結果をデクリメントする増減
回路（増減手段）である。
【００５１】次に動作について説明する。上記実施の形
態３では、ｂｉｔ２，ｂｉｔ１，ｂｉｔ０の変換が完了
したのち、ＡＤ変換結果をインクリメント又はデクリメ
ントするものについて示したが、ｂｉｔ２，ｂｉｔ１，
ｂｉｔ０の変換を実行する前に前回のＡＤ変換結果をイ
ンクリメント又はデクリメントし、その後、その結果に
基づいて基準電圧を生成して、ｂｉｔ２，ｂｉｔ１，ｂ
ｉｔ０の変換を実行するようにしてもよく、上記実施の
形態３と同様の効果を奏することができる。
態３では、ｂｉｔ２，ｂｉｔ１，ｂｉｔ０の変換が完了
したのち、ＡＤ変換結果をインクリメント又はデクリメ
ントするものについて示したが、ｂｉｔ２，ｂｉｔ１，
ｂｉｔ０の変換を実行する前に前回のＡＤ変換結果をイ
ンクリメント又はデクリメントし、その後、その結果に
基づいて基準電圧を生成して、ｂｉｔ２，ｂｉｔ１，ｂ
ｉｔ０の変換を実行するようにしてもよく、上記実施の
形態３と同様の効果を奏することができる。
【００５２】具体的には、指定レジスタ２０に“３”が
格納された場合には、２周期目以降は、増減回路２２が
前回のＡＤ変換結果のｂｉｔ２，ｂｉｔ１，ｂｉｔ０の
値がすべて“１”であるか否か等を確認する。
格納された場合には、２周期目以降は、増減回路２２が
前回のＡＤ変換結果のｂｉｔ２，ｂｉｔ１，ｂｉｔ０の
値がすべて“１”であるか否か等を確認する。
【００５３】即ち、増減回路２１は、ｂｉｔ２，ｂｉｔ
１，ｂｉｔ０の値がすべて“１”である場合には、変換
結果格納レジスタ１８の格納値のインクリメントを指示
する指示信号をアクティブとし、ｂｉｔ２，ｂｉｔ１，
ｂｉｔ０の値がすべて“０”であれば、変換結果格納レ
ジスタ１８の格納値のデクリメントを指示する指示信号
をアクティブとする。ただし、“１”と“０”が混在す
る場合には、インクリメント及びデクリメントを指示す
る指示信号をノンアクティブとする。
１，ｂｉｔ０の値がすべて“１”である場合には、変換
結果格納レジスタ１８の格納値のインクリメントを指示
する指示信号をアクティブとし、ｂｉｔ２，ｂｉｔ１，
ｂｉｔ０の値がすべて“０”であれば、変換結果格納レ
ジスタ１８の格納値のデクリメントを指示する指示信号
をアクティブとする。ただし、“１”と“０”が混在す
る場合には、インクリメント及びデクリメントを指示す
る指示信号をノンアクティブとする。
【００５４】そして、演算回路１９は、増減回路２２が
インクリメントを指示する指示信号をアクティブとする
と、変換結果格納レジスタ１８の格納値をインクリメン
トし、その結果を逐次変換レジスタ１４に格納する。ま
た、増減回路２２がデクリメントを指示する指示信号を
アクティブとすると、変換結果格納レジスタ１８の格納
値をデクリメントし、その結果を逐次変換レジスタ１４
に格納する。さらに、増減回路２２がインクリメント及
びデクリメントを指示する指示信号をノンアクティブと
すると、変換結果格納レジスタ１８の格納値をそのまま
逐次変換レジスタ１４に格納する。
インクリメントを指示する指示信号をアクティブとする
と、変換結果格納レジスタ１８の格納値をインクリメン
トし、その結果を逐次変換レジスタ１４に格納する。ま
た、増減回路２２がデクリメントを指示する指示信号を
アクティブとすると、変換結果格納レジスタ１８の格納
値をデクリメントし、その結果を逐次変換レジスタ１４
に格納する。さらに、増減回路２２がインクリメント及
びデクリメントを指示する指示信号をノンアクティブと
すると、変換結果格納レジスタ１８の格納値をそのまま
逐次変換レジスタ１４に格納する。
【００５５】実施の形態５．図７はこの発明の実施の形
態５によるＡＤ変換器を示す構成図であり、図におい
て、図１と同一符号は同一または相当部分を示すので説
明を省略する。２３はアナログ信号の電圧が基準電圧と
一致する場合又は基準電圧より大きい場合には、逐次変
換レジスタ１４の格納値をインクリメントし、アナログ
信号の電圧が基準電圧より小さい場合には、逐次変換レ
ジスタ１４の格納値をデクリメントする演算回路（変換
手段）である。
態５によるＡＤ変換器を示す構成図であり、図におい
て、図１と同一符号は同一または相当部分を示すので説
明を省略する。２３はアナログ信号の電圧が基準電圧と
一致する場合又は基準電圧より大きい場合には、逐次変
換レジスタ１４の格納値をインクリメントし、アナログ
信号の電圧が基準電圧より小さい場合には、逐次変換レ
ジスタ１４の格納値をデクリメントする演算回路（変換
手段）である。
【００５６】次に動作について説明する。上記実施の形
態１では、ｂｉｔ０の変換のみを実行するものについて
示したが、ビットの変換処理を削除するようにしてもよ
い。
態１では、ｂｉｔ０の変換のみを実行するものについて
示したが、ビットの変換処理を削除するようにしてもよ
い。
【００５７】即ち、ＤＡＣ１２は、前回のＡＤ変換結果
を格納する逐次変換レジスタ１４の格納値に基づいて基
準電圧を生成し、比較器１３が、その基準電圧とアナロ
グ信号の電圧を比較する。
を格納する逐次変換レジスタ１４の格納値に基づいて基
準電圧を生成し、比較器１３が、その基準電圧とアナロ
グ信号の電圧を比較する。
【００５８】そして、演算回路２３は、アナログ信号の
電圧が基準電圧と一致する場合又は基準電圧より大きい
場合には（アナログ信号の電圧≧基準電圧）、逐次変換
レジスタ１４の格納値をインクリメントして、その結果
を変換結果格納レジスタ１８に格納する。一方、アナロ
グ信号の電圧が基準電圧より小さい場合には（アナログ
信号の電圧＜基準電圧）、逐次変換レジスタ１４の格納
値をデクリメントして、その結果を変換結果格納レジス
タ１８に格納する。
電圧が基準電圧と一致する場合又は基準電圧より大きい
場合には（アナログ信号の電圧≧基準電圧）、逐次変換
レジスタ１４の格納値をインクリメントして、その結果
を変換結果格納レジスタ１８に格納する。一方、アナロ
グ信号の電圧が基準電圧より小さい場合には（アナログ
信号の電圧＜基準電圧）、逐次変換レジスタ１４の格納
値をデクリメントして、その結果を変換結果格納レジス
タ１８に格納する。
【００５９】これにより、フルビット変換を実行するこ
となく、アナログ信号をディジタル信号に変換すること
ができるようになり、その結果、各アナログ信号の更新
周期が短くなるため、アナログ信号の変化に対するディ
ジタル信号の追従性が高くなる効果を奏する。
となく、アナログ信号をディジタル信号に変換すること
ができるようになり、その結果、各アナログ信号の更新
周期が短くなるため、アナログ信号の変化に対するディ
ジタル信号の追従性が高くなる効果を奏する。
【００６０】実施の形態６．上記実施の形態１から実施
の形態５では、１周期目はフルビット変換を実行するも
のについて示したが、１周期目のＡＤ変換を実行する
際、基準電圧を初期設定するようにしてもよい。これに
より、１周期目においても、フルビット変換を実行する
ことなく、アナログ信号をディジタル信号に変換するこ
とができる効果を奏する。
の形態５では、１周期目はフルビット変換を実行するも
のについて示したが、１周期目のＡＤ変換を実行する
際、基準電圧を初期設定するようにしてもよい。これに
より、１周期目においても、フルビット変換を実行する
ことなく、アナログ信号をディジタル信号に変換するこ
とができる効果を奏する。
【００６１】
【発明の効果】以上のように、この発明によれば、前回
のＡＤ変換結果の最下位ビットをＡＤ変換し、最下位ビ
ットが“１”に変換された場合には、変換後のＡＤ変換
結果をインクリメントし、最下位ビットが“０”に変換
された場合には、変換後のＡＤ変換結果をデクリメント
するように構成したので、２周期目以降はフルビット変
換を実行することなく、最下位ビットのみを変換すれ
ば、アナログ信号をディジタル信号に変換することがで
きるようになり、その結果、各アナログ信号の更新周期
が短くなるため、アナログ信号の変化に対するディジタ
ル信号の追従性が高くなる効果がある。
のＡＤ変換結果の最下位ビットをＡＤ変換し、最下位ビ
ットが“１”に変換された場合には、変換後のＡＤ変換
結果をインクリメントし、最下位ビットが“０”に変換
された場合には、変換後のＡＤ変換結果をデクリメント
するように構成したので、２周期目以降はフルビット変
換を実行することなく、最下位ビットのみを変換すれ
ば、アナログ信号をディジタル信号に変換することがで
きるようになり、その結果、各アナログ信号の更新周期
が短くなるため、アナログ信号の変化に対するディジタ
ル信号の追従性が高くなる効果がある。
【００６２】この発明によれば、前回のＡＤ変換結果の
最下位ビットが“１”であれば、前回のＡＤ変換結果を
インクリメントする一方、前回のＡＤ変換結果の最下位
ビットが“０”であれば、前回のＡＤ変換結果をデクリ
メントし、増減後のＡＤ変換結果の最下位ビットをＡＤ
変換するように構成したので、２周期目以降はフルビッ
ト変換を実行することなく、最下位ビットのみを変換す
れば、アナログ信号をディジタル信号に変換することが
できるようになり、その結果、各アナログ信号の更新周
期が短くなるため、アナログ信号の変化に対するディジ
タル信号の追従性が高くなる効果がある。
最下位ビットが“１”であれば、前回のＡＤ変換結果を
インクリメントする一方、前回のＡＤ変換結果の最下位
ビットが“０”であれば、前回のＡＤ変換結果をデクリ
メントし、増減後のＡＤ変換結果の最下位ビットをＡＤ
変換するように構成したので、２周期目以降はフルビッ
ト変換を実行することなく、最下位ビットのみを変換す
れば、アナログ信号をディジタル信号に変換することが
できるようになり、その結果、各アナログ信号の更新周
期が短くなるため、アナログ信号の変化に対するディジ
タル信号の追従性が高くなる効果がある。
【００６３】この発明によれば、前回のＡＤ変換結果の
下位数ビットをＡＤ変換し、下位数ビットがすべて
“１”であれば、更新後のＡＤ変換結果をインクリメン
トし、下位数ビットがすべて“０”であれば、更新後の
ＡＤ変換結果をデクリメントするように構成したので、
２周期目以降はフルビット変換を実行することなく、下
位数ビットを変換すれば、アナログ信号をディジタル信
号に変換することができるようになり、その結果、各ア
ナログ信号の更新周期が短くなるため、アナログ信号の
変化に対するディジタル信号の追従性が高くなる効果が
ある。また、アナログ信号の変化スピード等を考慮し
て、各アナログ信号の更新周期やＡＤ変換器の変換精度
を調整することができるため、システムに最適なＡＤ変
換器を搭載することができる効果もある。
下位数ビットをＡＤ変換し、下位数ビットがすべて
“１”であれば、更新後のＡＤ変換結果をインクリメン
トし、下位数ビットがすべて“０”であれば、更新後の
ＡＤ変換結果をデクリメントするように構成したので、
２周期目以降はフルビット変換を実行することなく、下
位数ビットを変換すれば、アナログ信号をディジタル信
号に変換することができるようになり、その結果、各ア
ナログ信号の更新周期が短くなるため、アナログ信号の
変化に対するディジタル信号の追従性が高くなる効果が
ある。また、アナログ信号の変化スピード等を考慮し
て、各アナログ信号の更新周期やＡＤ変換器の変換精度
を調整することができるため、システムに最適なＡＤ変
換器を搭載することができる効果もある。
【００６４】この発明によれば、前回のＡＤ変換結果の
下位数ビットがすべて“１”であれば、前回のＡＤ変換
結果をインクリメントする一方、前回のＡＤ変換結果の
下位数ビットがすべて“０”であれば、前回のＡＤ変換
結果をデクリメントし、増減後のＡＤ変換結果の下位数
ビットをＡＤ変換するように構成したので、２周期目以
降はフルビット変換を実行することなく、下位数ビット
を変換すれば、アナログ信号をディジタル信号に変換す
ることができるようになり、その結果、各アナログ信号
の更新周期が短くなるため、アナログ信号の変化に対す
るディジタル信号の追従性が高くなる効果がある。ま
た、アナログ信号の変化スピード等を考慮して、各アナ
ログ信号の更新周期やＡＤ変換器の変換精度を調整する
ことができるため、システムに最適なＡＤ変換器を搭載
することができる効果もある。
下位数ビットがすべて“１”であれば、前回のＡＤ変換
結果をインクリメントする一方、前回のＡＤ変換結果の
下位数ビットがすべて“０”であれば、前回のＡＤ変換
結果をデクリメントし、増減後のＡＤ変換結果の下位数
ビットをＡＤ変換するように構成したので、２周期目以
降はフルビット変換を実行することなく、下位数ビット
を変換すれば、アナログ信号をディジタル信号に変換す
ることができるようになり、その結果、各アナログ信号
の更新周期が短くなるため、アナログ信号の変化に対す
るディジタル信号の追従性が高くなる効果がある。ま
た、アナログ信号の変化スピード等を考慮して、各アナ
ログ信号の更新周期やＡＤ変換器の変換精度を調整する
ことができるため、システムに最適なＡＤ変換器を搭載
することができる効果もある。
【００６５】この発明によれば、変換手段がＡＤ変換を
実行する変換ビット数を指定する指定手段を設けるよう
に構成したので、アナログ信号の変化スピード等を考慮
して、各アナログ信号の更新周期やＡＤ変換器の変換精
度を調整することができる効果がある。
実行する変換ビット数を指定する指定手段を設けるよう
に構成したので、アナログ信号の変化スピード等を考慮
して、各アナログ信号の更新周期やＡＤ変換器の変換精
度を調整することができる効果がある。
【００６６】この発明によれば、生成手段により生成さ
れた基準電圧とアナログ信号の電圧を比較し、アナログ
信号の電圧が基準電圧と一致する場合又は基準電圧より
大きい場合には、前回のＡＤ変換結果をインクリメント
し、アナログ信号の電圧が基準電圧より小さい場合に
は、前回のＡＤ変換結果をデクリメントするように構成
したので、２周期目以降はフルビット変換を実行するこ
となく、アナログ信号をディジタル信号に変換すること
ができるようになり、その結果、各アナログ信号の更新
周期が短くなるため、アナログ信号の変化に対するディ
ジタル信号の追従性が高くなる効果がある。
れた基準電圧とアナログ信号の電圧を比較し、アナログ
信号の電圧が基準電圧と一致する場合又は基準電圧より
大きい場合には、前回のＡＤ変換結果をインクリメント
し、アナログ信号の電圧が基準電圧より小さい場合に
は、前回のＡＤ変換結果をデクリメントするように構成
したので、２周期目以降はフルビット変換を実行するこ
となく、アナログ信号をディジタル信号に変換すること
ができるようになり、その結果、各アナログ信号の更新
周期が短くなるため、アナログ信号の変化に対するディ
ジタル信号の追従性が高くなる効果がある。
【００６７】この発明によれば、１周期目のＡＤ変換に
限り、フルビットのＡＤ変換を実行するように構成した
ので、２周期目のＡＤ変換精度を高めることができる効
果がある。
限り、フルビットのＡＤ変換を実行するように構成した
ので、２周期目のＡＤ変換精度を高めることができる効
果がある。
【００６８】この発明によれば、１周期目のＡＤ変換を
実行する際、基準電圧を初期設定する設定手段を設ける
ように構成したので、１周期目においても、フルビット
変換を実行することなく、アナログ信号をディジタル信
号に変換することができる効果がある。
実行する際、基準電圧を初期設定する設定手段を設ける
ように構成したので、１周期目においても、フルビット
変換を実行することなく、アナログ信号をディジタル信
号に変換することができる効果がある。
【図１】 この発明の実施の形態１によるＡＤ変換器を
示す構成図である。
示す構成図である。
【図２】 ＡＤ変換器の動作を示すタイムチャートであ
る。
る。
【図３】 この発明の実施の形態２によるＡＤ変換器を
示す構成図である。
示す構成図である。
【図４】 この発明の実施の形態３によるＡＤ変換器を
示す構成図である。
示す構成図である。
【図５】 ＡＤ変換器の動作を示すタイムチャートであ
る。
る。
【図６】 この発明の実施の形態４によるＡＤ変換器を
示す構成図である。
示す構成図である。
【図７】 この発明の実施の形態５によるＡＤ変換器を
示す構成図である。
示す構成図である。
【図８】 従来のＡＤ変換器を示す構成図である。
【図９】 ＡＤ変換器の動作を示すタイムチャートであ
る。
る。
１２ ＤＡＣ（生成手段）、１３ 比較器（変換手
段）、１４ 逐次変換レジスタ（変換手段）、１５ 制
御回路（変換手段）、１６，２１，２２ 増減回路（増
減手段）、１７，１９ 演算回路（増減手段）、２０
指定レジスタ（指定手段）、２３ 演算回路（変換手
段）。
段）、１４ 逐次変換レジスタ（変換手段）、１５ 制
御回路（変換手段）、１６，２１，２２ 増減回路（増
減手段）、１７，１９ 演算回路（増減手段）、２０
指定レジスタ（指定手段）、２３ 演算回路（変換手
段）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 由和 東京都港区浜松町二丁目４番１号 三菱電 機セミコンダクタシステム株式会社内 Ｆターム(参考） 5J022 AA03 AB01 BA05 BA10 CB06 CD04 CE01 CE08 CF01
Claims (8)
- 【請求項１】 前回のＡＤ変換結果に対応する基準電圧
を生成する生成手段と、上記生成手段により生成された
基準電圧とアナログ信号の電圧を比較し、アナログ信号
の電圧が基準電圧と一致する場合又は基準電圧より大き
い場合には、前回のＡＤ変換結果の最下位ビットを
“１”に変換し、アナログ信号の電圧が基準電圧より小
さい場合には、前回のＡＤ変換結果の最下位ビットを
“０”に変換する変換手段と、上記変換手段により最下
位ビットが“１”に変換された場合には、変換後のＡＤ
変換結果をインクリメントし、最下位ビットが“０”に
変換された場合には、変換後のＡＤ変換結果をデクリメ
ントする増減手段とを備えたＡＤ変換器。 - 【請求項２】 前回のＡＤ変換結果の最下位ビットが
“１”であれば、前回のＡＤ変換結果をインクリメント
し、前回のＡＤ変換結果の最下位ビットが“０”であれ
ば、前回のＡＤ変換結果をデクリメントする増減手段
と、上記増減手段による増減後のＡＤ変換結果に対応す
る基準電圧を生成する生成手段と、上記生成手段により
生成された基準電圧とアナログ信号の電圧を比較し、ア
ナログ信号の電圧が基準電圧と一致する場合又は基準電
圧より大きい場合には、増減後のＡＤ変換結果の最下位
ビットを“１”に変換し、アナログ信号の電圧が基準電
圧より小さい場合には、増減後のＡＤ変換結果の最下位
ビットを“０”に変換する変換手段とを備えたＡＤ変換
器。 - 【請求項３】 前回のＡＤ変換結果に対応する基準電圧
を生成する生成手段と、上記生成手段により生成された
基準電圧とアナログ信号の電圧を比較することにより、
下位数ビットのＡＤ変換を実行して、前回のＡＤ変換結
果を更新する変換手段と、上記変換手段による更新後の
ＡＤ変換結果の下位数ビットがすべて“１”であれば、
更新後のＡＤ変換結果をインクリメントし、更新後のＡ
Ｄ変換結果の下位数ビットがすべて“０”であれば、更
新後のＡＤ変換結果をデクリメントする増減手段とを備
えたＡＤ変換器。 - 【請求項４】 前回のＡＤ変換結果の下位数ビットがす
べて“１”であれば、前回のＡＤ変換結果をインクリメ
ントし、前回のＡＤ変換結果の下位数ビットがすべて
“０”であれば、前回のＡＤ変換結果をデクリメントす
る増減手段と、上記増減手段による増減後のＡＤ変換結
果に対応する基準電圧を生成する生成手段と、上記生成
手段により生成された基準電圧とアナログ信号の電圧を
比較することにより、下位数ビットのＡＤ変換を実行し
て、前回のＡＤ変換結果を更新する変換手段とを備えた
ＡＤ変換器。 - 【請求項５】 変換手段がＡＤ変換を実行する変換ビッ
ト数を指定する指定手段を設けたことを特徴とする請求
項３または請求項４記載のＡＤ変換器。 - 【請求項６】 前回のＡＤ変換結果に対応する基準電圧
を生成する生成手段と、上記生成手段により生成された
基準電圧とアナログ信号の電圧を比較し、アナログ信号
の電圧が基準電圧と一致する場合又は基準電圧より大き
い場合には、前回のＡＤ変換結果をインクリメントし、
アナログ信号の電圧が基準電圧より小さい場合には、前
回のＡＤ変換結果をデクリメントする変換手段とを備え
たＡＤ変換器。 - 【請求項７】 変換手段は、１周期目のＡＤ変換に限
り、フルビットのＡＤ変換を実行することを特徴とする
請求項１から請求項６のうちのいずれか１項記載のＡＤ
変換器。 - 【請求項８】 １周期目のＡＤ変換を実行する際、基準
電圧を初期設定する設定手段を設けたことを特徴とする
請求項１から請求項６のうちのいずれか１項記載のＡＤ
変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10299921A JP2000134098A (ja) | 1998-10-21 | 1998-10-21 | Ａｄ変換器 |
| US09/287,567 US6181268B1 (en) | 1998-10-21 | 1999-04-06 | Successive approximation A/D converter improving tracking ability of digital signal to analog signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10299921A JP2000134098A (ja) | 1998-10-21 | 1998-10-21 | Ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000134098A true JP2000134098A (ja) | 2000-05-12 |
Family
ID=17878545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10299921A Pending JP2000134098A (ja) | 1998-10-21 | 1998-10-21 | Ａｄ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6181268B1 (ja) |
| JP (1) | JP2000134098A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1150432B1 (en) * | 2000-04-27 | 2004-11-17 | STMicroelectronics S.r.l. | Successive-approximation analog-digital converter and related operating method |
| JP2002043942A (ja) * | 2000-07-24 | 2002-02-08 | Mitsubishi Electric Corp | Ａ／ｄ変換器 |
| US6608582B2 (en) * | 2001-06-29 | 2003-08-19 | Intel Corporation | A/D conversion using a variable offset comparator |
| US6617926B2 (en) * | 2001-06-29 | 2003-09-09 | Intel Corporation | Tail current node equalization for a variable offset amplifier |
| DE10139488C1 (de) * | 2001-08-10 | 2003-01-02 | Infineon Technologies Ag | Analog/Digital-Wandler |
| JP4011377B2 (ja) * | 2002-03-22 | 2007-11-21 | 株式会社ルネサステクノロジ | Ａ／ｄ変換回路 |
| US6611222B1 (en) | 2002-06-03 | 2003-08-26 | Charles Douglas Murphy | Low-complexity high-speed analog-to-digital converters |
| JP2004180070A (ja) * | 2002-11-28 | 2004-06-24 | Renesas Technology Corp | データスライス装置 |
| US7170438B2 (en) * | 2004-09-08 | 2007-01-30 | Intel Corporation | Decision feedback equalizer with bi-directional mode and lookup table |
| US7126510B2 (en) * | 2004-12-17 | 2006-10-24 | Rambus Inc. | Circuit calibration system and method |
| JP2010063055A (ja) * | 2008-09-08 | 2010-03-18 | Sony Corp | 逐次比較型ａ／ｄ変換器、逐次比較型ａ／ｄ変換器の制御方法、固体撮像装置および撮像装置 |
| US8004442B2 (en) * | 2009-04-23 | 2011-08-23 | Infineon Technologies Ag | Analog to digital converter (ADC) with comparator function for analog signals |
| US9214948B2 (en) | 2014-04-17 | 2015-12-15 | Cirrus Logic, Inc. | Comparator tracking control scheme with dynamic window length |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6446320A (en) * | 1987-08-13 | 1989-02-20 | Hewlett Packard Yokogawa | Analog/digital conversion system |
| JP2764476B2 (ja) * | 1991-05-16 | 1998-06-11 | シャープ株式会社 | 可変特性ａ／ｄコンバータ |
| JPH0537376A (ja) | 1991-08-02 | 1993-02-12 | Nec Ic Microcomput Syst Ltd | Ａｄ変換器 |
| US5296856A (en) * | 1993-03-04 | 1994-03-22 | Mantong Frank L | Window tracking ADC |
| DE69330350T2 (de) * | 1993-12-15 | 2001-09-20 | St Microelectronics Srl | Digitale Korrektur für fehlende Codes, die durch kapazitive Fehlanpassungen in Schrittweiserannährungs/AD verursacht werden |
| JPH08256060A (ja) * | 1995-03-17 | 1996-10-01 | Nec Corp | 比較型ａ／ｄ変換器 |
| JPH10303751A (ja) * | 1997-04-22 | 1998-11-13 | Miyagi Oki Denki Kk | アナログ／ディジタル変換器 |
-
1998
- 1998-10-21 JP JP10299921A patent/JP2000134098A/ja active Pending
-
1999
- 1999-04-06 US US09/287,567 patent/US6181268B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6181268B1 (en) | 2001-01-30 |
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