KR20010073292A - 전압 비교기 회로 - Google Patents

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Abstract

여기에 개시된 전압 비교기 회로는, 오프셋 전압의 보상을 위해 네거티브 피드백 루프를 사용하는 폐루프 보상 방법을 사용할 수 있음은 물론, 상기 피드백 루프를 사용하지 않는 개루프 보상 방법과 상기 폐루프 보상 방법을 함께 사용할 수 있다. 상기 전압 비교기 회로는, 다단으로 구성되어 오프셋 전압을 정밀하게 보상할 수 있을 뿐만 아니라, 오프셋 전압의 보상에 사용되는 루프 특성에 의해서 동작 속도에 무관하게 적은 량의 전원을 소모할 수 있다.

Description

전압 비교기 회로{VOLTAGE COMPARATOR CIRCUIT}
본 발명은 비교기에 관한 것으로, 좀 더 구체적으로는 보다 적은 전원 소모를 가지고 보다 정확한 오프셋 전압의 보상을 수행할 수 있는 전압 비교기 회로에 관한 것이다.
도 1은 전압 비교기 회로가 사용되는 일반적인 SAR(successiveapproximation) 아날로그-디지털 컨버터(analog-to-digital converter ; ADC)(10)의 구성을 보여주기 위한 블록도이다. SAR ADC는 전원 소모가 적고 칩 사이즈가 작기 때문에, 마이크로컨트롤러 인터페이스를 포함하는 많은 어플리케이션들과 휴대용 장치들에 있어 가장 대중적으로 사용되는 ADC이다. 도 1에 도시된 SAR ADC(10)의 구조 및 동작은 1997년 R. Jacob Baker 등에 의해 IEEE Press에서 출판된 "CMOS circuit design layout and simulation"의 832-834쪽에 개시되어 있는 것을 참조한 것이다.
도 1을 참조하면, 상기 SAR ADC(10)는 N-비트 쉬프트 레지스터(11)와, SAR(12), N-비트 DAC(digital-to-analog converter ; 13), 샘플/홀드 블록(S/H ; 14), 그리고 전압 비교기 회로(15)로 구성된다. 기본적으로 SAR ADC(10)는, 최종적인 디지털 값을 나타내기 전에, 모든 가능한 양자화(quantization) 레벨에 걸친 바이너리 서치(binary search)를 수행한다.
그 동작을 살펴보면, 먼저 상기 N-비트 쉬프트 레지스터(11)와 SAR(12)은, 이들이 나타낼 수 있는 값의 중간 값(예를 들면, '10000...00')을 저장하기 위해서, N-비트 쉬프트 레지스터(11)의 BN-1비트 값과 SAR(12)의 DN-1비트 값을 각각 '1'로 셋팅한다. 이 때, N-비트 DAC(13)는 입력되는 기준전압(Vref)을 변환하여 출력신호(Vout)로서 Vref/2 값을 전압 비교기 회로(15)로 출력하고, 샘플/홀드 블록(14)은 아날로그 입력전압(Vin)을 전압 비교기 회로(15)로 출력한다. 상기 전압 비교기 회로(15)는, N-비트 DAC(13)의 출력신호(Vout)(즉, Vref/2)와입력전압(Vin)을 비교하여 비교 신호(Comp Out)를 발생한다. 이 때, 만약 상기 출력신호(Vout)(즉, Vref/2)가 입력전압(Vin) 보다 크면 '1'의 값을 가지는 비교 신호(Comp Out)에 응답해서 SAR(12)의 DN-1비트는 '0'으로 변환되고, 만약 상기 출력신호(Vout)(즉, Vref/2)가 입력전압(Vin) 보다 작으면 '0'의 값을 가지는 비교 신호(Comp Out)에 응답해서 SAR(12)의 DN-1비트는 '1'을 유지한다. 이와 같은 동작에 의해서 SAR(12)의 DN-1비트 값이 확정되면, SAR(12)의 DN-2비트 값을 '1'로 셋팅한 다음, 기준전압(Vref)을 Vref/4(DN-1비트가 '0'인 경우) 또는 3Vref/4(DN-1비트가 '1'인 경우)로 변환하여 입력전압(Vin)과 비교한다. 이와 같은 동작(즉, 바이너리 서치)의 반복에 의해서 SAR(12)의 각각의 비트들(DN-1, DN-2,..., D2, D1, D0)의 값이 결정되며, 결정된 값은 최종적인 디지털 값(End)으로서 상기 N-비트 쉬프트 레지스터(11)를 통해 출력된다.
앞에서 설명한 SAR ADC(10)의 동작에서 알 수 있는 바와 같이, 전압 비교기 회로(15)에서 수행되는 N-비트 DAC(13)의 출력전압(Vout)과 입력전압(Vin)의 비교 동작은, 상기 SAR ADC(10)의 출력을 결정하는데 매우 중요한 역할을 수행한다.
대부분의 전압 비교기 회로는 큰 이득(gain)을 가지는 증폭기(amplifier)를 포함한다. 이와 같은 전압 비교기 회로는 다양한 신호 전압들의 크기(magnitude)를 비교하고, 상기 비교된 결과에 따라서 시스템, 디바이스, 또는 회로의 동작 또는 상태를 변경하는데 사용된다. 정확한 비교가 요구될 때, 전압 비교기 회로의 오프셋 전압(offset voltage)의 크기는 매우 중요하다. 일반적으로, 전압 비교기 회로가 집적 회로 내에 구비되어 있는 경우, 오프셋 전압의 크기는 미리 얻어질 수 없을 뿐만 아니라, 주변 환경(예를 들면, 주변 온도 등) 및/또는 시간의 경과(time laps)에 의해 변화된다. 그리고, 이러한 변화는 예측 불가능한 특성을 가진다. 그 결과, 상기 오프셋 전압은 종종 외부로부터 측정될 수 없게 된다. 따라서, 만약 상기와 같은 전압 비교기 회로가 사용된다면, 그 비교 결과는 오프셋 전압에 의해서 불명확해질 수 밖에 없을 것이다. 그러므로, 전압 비교기 회로의 설계에 있어서, 오프셋 전압은 가능한 최소한의 레벨로 감소되어야만 한다.
이와 같은 전압 비교기 회로의 오프셋 전압을 보상하는 방법들은, 1985년 11월, Takahashi에 의해 취득된 U. S. Pat. No. 4,553,052, "HIGH SPEED COMPARATOR CIRCUIT WITH INPUT-OFFSET COMPENSATION FUNCTION"과, 1999년 8월, Weber 등에 의해 취득된 U. S. Pat. No. 5,945,864, "CIRCUIT CONFIGURATION FOR OFFSET COMPENSATION" 등에 개시되어 있다.
앞에서 설명한 바와 같이, 다양한 시스템에 사용되는 전압 비교기 회로(15)는, 그것의 오프셋 전압 보상 정도에 따라 그 정확도가 달라지며, 상기 비교기 회로(15)의 정확도에 따라서 전압 비교기 회로(15)가 구비된 회로 또는 시스템의 정확도가 달라진다. 제조 공정이 발달함에 따라 트랜지스터의 드레솔드 전압 및 작용하는 공급 전압 또한 감소하고 있는 현재의 상황을 감안할 때, 고속으로 동작하거나 또는 저전력에서 구동되는 시스템에 대한 오프셋 전압의 보상은 더욱 까다로워지고 있다. 따라서, 감소된 공급전압과 드레솔드 전압을 가지는 저전력 시스템에있어서, 시스템의 동작 속도가 증가하더라도 동작 속도에 상관없이 오프셋 전압을 정교하게 보상함으로써, 시스템의 정확도를 향상시킬 수 있는 전압 비교기 회로가 요구된다.
따라서, 본 발명의 목적은, 시스템의 동작 속도에 무관하게 적은 량의 전원소모를 가지고도 정확한 오프셋 전압의 보상을 수행할 수 있는 전압 비교기 회로를 제공하는데 있다.
도 1은 전압 비교기 회로가 사용되는 일반적인 SAR 아날로그-디지털 컨버터의 구성을 보여주기 위한 블록도;
도 2는 본 발명의 제 1 실시예에 의한 전압 비교기 회로의 구성을 보여주기 위한 도면; 그리고
도 3은 본 발명의 제 2 실시예에 의한 전압 비교기 회로의 구성을 보여주기 위한 도면.
*도면의 주요 부분에 대한 부호의 설명*
110, 210 : 제 1 증폭기 120, 220 : 제 2 증폭기
130, 230 : 래치 비교기
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 전압 비교기는, 상기 전압 비교기의 입력 신호에 포함된 오프셋 전압을 개루프 보상 방법에 의해 보상하기 위한 제 1 증폭기, 상기 제 1 증폭기로부터의 출력 신호에 포함된 오프셋 전압을 폐루프 보상 방법에 의해 보상하기 위한 네거티브 피드백 루프가 구비된 제 2 증폭기, 그리고 상기 제 2 증폭기로부터의 출력 신호를 디지털화하기 위한 래치 비교기를 포함하며, 상기 제 2 증폭기의 음의 입력 단자에는 상기 제 1 증폭기로부터의 출력 신호에 포함된 오프셋 전압을 샘플링하기 위한 캐패시터가 연결된다.
여기서, 상기 제 1 증폭기는, 상기 전압 비교기의 입력 신호에 포함된 오프셋 전압을 폐루프 보상 방법에 의해 보상하기 위한 네거티브 피드백 루프를 포함할 수 있다. 이 경우, 상기 제 1 증폭기의 음의 입력 단자에는 상기 오프셋 전압을 샘플링하기 위한 캐패시터가 연결된다.
그리고, 상기 제 1 및 제 2 증폭기는, 캐스케이드 형태로 연결되어 상기 비교기 내에 복수 개로 구성 가능하다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 2 내지 도 3을 참조하여 상세히 설명한다.
본 발명의 신규한 전압 비교기 회로는, 다단으로 구성되어 오프셋 전압을 정밀하게 보상할 수 있을 뿐만 아니라, 오프셋 전압의 보상에 사용되는 루프 특성에 의해서 동작 속도에 무관하게 적은 량의 전원을 소모할 수 있다. 따라서, 상기 전압 비교기 회로는 SAR 아날로그 디지털 컨버터 등과 같이 고속으로 동작되는 시스템에 사용되어, 상기 시스템의 성능을 향상시킬 수 있다.
도 2는 본 발명의 제 1 실시예에 의한 전압 비교기 회로(150)의 구성을 보여주기 위한 도면이다. 도 2를 참조하면, 상기 전압 비교기 회로(150)는 높은 정확도를 구현하기 위해 다단(multi-stage)으로 구성된다.
상기 전압 비교기 회로(150)는 제 1 증폭기(110), 제 2 증폭기(120) 및 래치 비교기(130)를 포함한다. 여기서, 제 1 및 제 2 증폭기들(110, 120)의 입력 단에는 제 1 및 제 2 캐패시터(C1, C2)가 연결되고, 각각의 증폭기들(110, 120)에는 각 단을 구성하고 있는 회로들의 오프셋 전압을 보상하기 위해 네거티브 피드백(negative feedback)을 수행하기 위한 폐루프가 구비된다. 상기 전압 비교기 회로(150)의 동작은 다음과 같다.
예를 들어, 상기 전압 비교기 회로(150)의 입력 단이 캐패시티브로드(capacitive load)를 가질 경우, 제 1 및 제 2 증폭기(110, 120)의 오프셋 전압은 Φ2 위상(phase) 동안 제 1 및 제 2 캐패시터(C1, C2)로 샘플링 되고, Φ1 위상 동안 주어진 입력에 대한 증폭 작용을 수행한다. 이 때, 제 1 증폭기(110)의 이득(A1)이 클 때, 상기 제 1 증폭기(110)의 제 1 출력신호(OUT1)에 대한 근사식은 아래 [수학식 1]과 같다. 그리고, 제 2 증폭기(120)의 이득(A2)이 클 때, 상기 제 2 증폭기(120)의 제 2 출력신호(OUT2)에 대한 근사식은 아래 [수학식 2]와 같다.
[수학식 1]
OUT1 = A1×(Vin1 + Vos1 - Vos1)
[수학식 2]
OUT2 = A2×(Vin2 + Vos2 - Vos2) = A1×A2×Vin1
여기서, Vin1 및 Vin2는 각 증폭기(110, 120)에 입력되는 입력전압을, 그리고 Vos1 및 Vos2는 오프셋 전압들을 각각 나타낸다.
이 경우, 래치 비교기(latched comparator ; 130)는 상기 제 2 증폭기(120)의 제 2 출력 신호(OUT2)에 응답해서 디지털 출력(digital output)을 상기 전압 비교기 회로(150)의 최종 출력신호(OUT)로서 발생한다.
상기 회로에 있어서, 제 1 및 제 2 오프셋 전압들(Vos1, Vos2)은 [수학식 1] 및 [수학식 2]에서 나타내고 있는 바와 같이, 제 1 및 제 2 증폭기(110, 120)에 구비된 네거티브 피드백 루프에 의해 소거된다. 그리고, 상기와 같은 피드백 루프를 구비한 증폭기는, 보다 정교한 오프셋 전압의 보상을 위해서 여러 단으로 구성될 수 있다. 그러나, 만약 상기 전압 비교기 회로(150)의 입력 캐패시턴스로드(capacitance load)가 클 경우, 상기 제 1 증폭기(110)의 오프셋 전압을 폐루프 보상 방법(closed loop compensation)에 의해 보상하게 되면, 많은 DC 바이어스 전류가 요구되고, 그에 따라 전원 소모(power consumption)가 증가될 수 있다. 이를 해결하기 위해 상기 제 1 증폭기(110)에 구비된 폐루프는 도 3에 도시된 바와 같이 개루프로 구성될 수 있다.
도 3은 본 발명의 제 2 실시예에 의한 전압 비교기 회로(250)의 구성을 보여주기 위한 도면이다. 도 3을 참조하면, 상기 전압 비교기 회로(250)는 도 2에 도시된 전압 비교기 회로(150)와 마찬가지로, 높은 정확도를 구현하기 위해 다단(multi-stage)으로 구성된다.
상기 전압 비교기 회로(250)는 캐스케이드(cascade) 형태로 연결된 제 1 증폭기(210), 제 2 증폭기(220) 및 래치 비교기(230)를 포함한다. 여기서, 제 1 증폭기(210)에는 오프셋 전압을 보상하기 위한 개루프가, 그리고 제 2 증폭기(220)에는 오프셋 전압을 보상하기 위해 네거티브 피드백을 수행하기 위한 폐루프가 구비되며, 상기 제 2 증폭기(220)의 입력 단에는 제 1 및 제 2 증폭기(210, 220)의 오프셋 전압을 샘플링하기 위한 캐패시터(C)가 연결된다. 상기 전압 비교기 회로(250)의 동작은 다음과 같다.
예를 들어, 상기 전압 비교기 회로(250)의 입력 단이 캐패시티브 로드(capacitive load)를 가질 경우, 제 1 및 제 2 증폭기(210, 220)의 오프셋 전압은 Φ1 위상 동안 상기 캐패시터(C)로 샘플링 되고, Φ2 위상 동안 주어진 입력에 대한 증폭 작용을 수행한다.
이 때, 상기 제 1 증폭기(210)의 제 1 출력신호(OUT1)에 대한 근사식은 아래 [수학식 3]과 같다. 그리고, 제 2 증폭기(220)의 이득(A2)이 클 때, 상기 제 2 증폭기(220)의 제 2 출력신호(OUT2)에 대한 근사식은 아래 [수학식 4]와 같다.
[수학식 3]
OUT1 = A1×(Vin1 + Vos1 - Vos1)
[수학식 4]
OUT2 = A2×(Vin2 + Vos2 - Vos2) = A1×A2×Vin1
여기서, Vin1 및 Vin2는 각 증폭기(210, 220)에 입력되는 입력전압을, 그리고 Vos1 및 Vos2는 오프셋 전압들을 각각 나타낸다.
[수학식 3] 및 [수학식 4]를 참조하면, 상기 전압 비교기 회로(250)의 동작은 도 2에 도시된 전압 비교기 회로(150)와 비교할 때, 캐패시터(C) 하나를 사용하는 점과, 오프셋 전압을 보상할 때 개루프와 폐루프를 혼용해서 사용한다는 점 외에는 [수학식 1] 및 [수학식 2]에 나타낸 전압 비교기 회로(150)의 동작과 동일한 동작을 수행한다는 것을 알 수 있다.
그러나, 상기 전압 비교기 회로(250)의 제 1 증폭기(210)는 개루프 보상 기술을 사용하여 오프셋 전압을 보상하므로, 캐패시턴스 로드의 영향을 받지 않고 독립적으로 동작이 가능하다. 그러므로, 캐패시턴스 로드가 클 경우에도 많은 DC 바이어스 전류가 필요치 않게 되고, 많은 DC 바이어스 전류가 요구되지 않기 때문에 동작 속도가 증가하더라도 상기 전압 비교기 회로(250)의 전원 소모는 증가하지 않게 된다. 따라서, 본 발명에 의한 전압 비교기 회로(250)는, 동작 속도가 증가하더라도 적은 량의 전원을 소모한다.
앞에서 설명한 바와 같이, 상기 전압 비교기 회로(250)의 제 1 증폭기(210)는 개루프 보상 기술을 사용하여 오프셋 전압을 보상하고, 제 2 증폭기(220)는 폐루프 보상 기술을 사용하여 오프셋 전압을 보상한다. 이 때, 상기 캐패시터(C)는 상기 제 2 증폭기(220)의 오프셋 전압은 물론 상기 제 1 증폭기(210)의 오프셋 전압도 함께 샘플링하는 역할을 수행한다. 일반적으로 각 단(제 1 및 제 2 증폭기)에 대해 샘플링을 수행하기 위해서는 각각의 증폭기별로 캐패시터가 요구된다. 그러나, 상기 비교기(250)는 개루프 및 폐루프에 의한 오프셋 전압의 보상을 캐스케이드 형태로 구현하기 때문에, 하나의 캐패시터(C)로 두 단의 오프셋 전압을 동시에 샘플링할 수 있다. 이와 같이, 캐스케이드 형태로 연결되는 개루프 및 폐루프의 구성은, 상기 비교기(250) 내에 복수 개로 형성되어 오프셋 전압의 보상을 더욱 정교하게 수행할 수 있다.
앞에서 설명한 바와 같이, 본 발명의 제 2 실시예 의한 비교기(250)는, 제 1 및 제 2 증폭기(210, 220)의 오프셋 전압을 보상하는데 단지 하나의 캐패시터(C)를 사용하므로, 회로의 구현이 간단하고 레이아웃시 차지하는 면적도 상대적으로 줄어드는 장점을 가지게 된다. 따라서, 보다 적은 칩 면적을 가지고도 전압 비교기의 오프셋 전압을 정교하게 보상할 수 있다. 특히, 디퍼런셜(differential) 타입으로 회로가 구성되는 경우에는 두 배의 구성 요소들이 필요하므로, 이와 같은 경우에 그 활용 가치가 더욱 크다 할 수 있다.
한편, 상기 비교기(250)에 구비된 제 1 증폭기(210)의 게인이 너무 클 때에는, 선형성(lineality)이 유지되지 않아 오프셋 전압을 충분히 보상할 수 없는 경우가 발생하기도 한다. 이런 경우에는, 본 발명의 제 1 실시예에 의한 비교기(150)와 같이 제 1 증폭기에 폐루프를 사용하여 오프셋 전압을 보상하면, 전류의 소모가 다소 존재하더라도 선형성을 유지할 수 있다. 따라서, 시스템의 특성에 따라 적절한 비교기(150, 250)를 사용함에 의해서 시스템의 성능을 보다 향상시킬 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같은 본 발명에 의하면, 상기 전압 비교기는 시스템의 동작 속도에 무관하게 적은 량의 전원소모를 가지고도 정확한 오프셋 전압의 보상을 수행할 수 있다.

Claims (3)

  1. 전압 비교기에 있어서:
    상기 전압 비교기의 입력 신호에 포함된 오프셋 전압을 개루프 보상 방법에 의해 보상하기 위한 제 1 증폭기와;
    상기 제 1 증폭기에 연결되어, 상기 제 1 증폭기로부터의 출력 신호에 포함된 오프셋 전압을 폐루프 보상 방법에 의해 보상하기 위한 네거티브 피드백 루프가 구비된 제 2 증폭기; 그리고
    상기 제 2 증폭기에 연결되어, 상기 제 2 증폭기로부터의 출력 신호를 디지털화하기 위한 래치 비교기를 포함하며,
    상기 제 2 증폭기의 음의 입력 단자에는 상기 제 1 증폭기로부터의 출력 신호에 포함된 오프셋 전압을 샘플링하기 위한 캐패시터가 연결되는 것을 특징으로 하는 전압 비교기 회로.
  2. 제 1 항에 있어서,
    상기 제 1 증폭기는, 상기 전압 비교기의 입력 신호에 포함된 오프셋 전압을 폐루프 보상 방법에 의해 보상하기 위한 네거티브 피드백 루프를 포함하며,
    상기 제 1 증폭기의 음의 입력 단자에는 상기 오프셋 전압을 샘플링하기 위한 캐패시터가 연결되는 것을 특징으로 하는 전압 비교기 회로.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 증폭기는, 캐스케이드 형태로 연결되어 상기 비교기 내에 복수 개로 구성 가능한 것을 특징으로 하는 전압 비교기 회로.
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