JP2019083591A - スイッチトキャパシタ回路 - Google Patents

Abstract

【課題】 スイッチトキャパシタ回路の後段に接続されたサンプリング回路のサンプリング特性の劣化を防止するスイッチトキャパシタ回路を提供する。【解決手段】 実施形態のスイッチトキャパシタ回路は、入力電圧をサンプリングするサンプリング容量を有するサンプリング回路と、記サンプリング回路の出力電圧を量子化する量子化器と、量子化器により量子化された量子結果に応じたアナログ信号を出力するＤＡ変換器と、論理回路とを具備する。論理回路は、量子化器の量子化動作終了時に、ＤＡ変換器から出力されたアナログ信号をサンプリングする後段サンプリング回路によってサンプリングされたサンプリング容量に関する演算の開始を指示する。【選択図】図１

Description

本発明の実施形態は、スイッチトキャパシタ回路に関する。

従来、アナログ信号を所定の利得で増幅する増幅回路として、オペアンプを備えたスイッチトキャパシタ回路が知られている。このようなスイッチトキャパシタ回路では、オペアンプの利得が大きいほど、仮想接地電圧が理想値に近くなり、増幅精度が向上する。しかしながら、近年、ＣＭＯＳの微細化が進んでおり、高利得なオペアンプの設計が困難になっている。このため、上記従来の増幅回路では、増幅誤差が大きくなるという問題がある。

また、オペアンプの代わりに、比較器を備えたスイッチトキャパシタ回路も提案されている。しかしながら、このスイッチトキャパシタ回路では、比較器の有限遅延に応じた増幅誤差が発生する。

米国特許出願公開第２０１０／０３２８１１９号明細書

Soon-Kyun Shin, Yong-Sang You, Seung-Hoon Lee, Kyoung-Ho Moon, Jae-Whui Kim, Lane Brooks, and Hae-Seung Lee, "A Fully-Differential Zero-Crossing-Based 1.2V 10b 26MS/s Pipelined ADC in 65nm CMOS," IEEE VLSI Circuits Symp., 2008. A. M. A. Ali, et al, "A 16-bit 250-MS/s IF Sampling Pipelined ADC With Background Calibration," IEEE JSSC, Vol.45, No.12, 2012.

増幅回路の後段に、複数のスイッチを有するサンプリング回路が接続される場合がある。この場合、精度良く増幅回路において増幅を行なったとしても、時間の経過に伴い、後段のサンプリング回路のスイッチによりリーク電流が生ずる。その結果、後段のサンプリング回路のサンプリング特性に影響がある。特に、低速のクロックで動作する増幅回路の場合に、この影響は顕著である。このような事情は、積分回路を備えたスイッチトキャパシタ回路などについても同様である。

実施形態は、スイッチトキャパシタ回路の後段に接続されたサンプリング回路のサンプリング特性の劣化を防止するスイッチトキャパシタ回路を提供する。

実施形態によれば、スイッチトキャパシタ回路は、入力電圧をサンプリングするサンプリング容量を有するサンプリング回路と、前記サンプリング回路の出力電圧を量子化する量子化器と、量子化器により量子化された量子結果に応じたアナログ信号を出力するＤＡ変換器と、論理回路とを具備する。論理回路は、量子化器の量子化動作終了時に、ＤＡ変換器から出力されたアナログ信号をサンプリングする後段サンプリング回路によってサンプリングされたサンプリング容量に関する演算の開始を指示し、前記量子化動作終了まで、前記量子化器の量子化動作を所定のサイクル数だけ繰り返すように制御する。

図１は、第１実施形態の増幅回路の構成を示す図である。 図２は、ＤＡＣ３の一例を示す図である。 図３は、ＤＡＣ３と出力端子Ｔｏｕｔとの間に容量素子を接続した例を示す図である。 図４は、第１実施形態に係る増幅回路の増幅フェイズにおける量子化器２−１の量子化動作を示すフローチャートである。 図５は、増幅フェイズにおける量子化器２−１の出力電圧を示す図である。 図６は、量子化器２−１の動作を示すタイミングチャートである。 図７は、論理回路３２の動作を説明するためのフローチャートである。 図８は、増幅回路と後段回路との接続の一例を示す図である。 図９は、従来の増幅回路の出力電圧のリーク電流の影響を説明するための図である。 図１０は、第１実施形態の後段ＳＡＲ ＡＤＣのＡＤ変換期間の変化を説明するための図である。 図１１は、第１実施形態の増幅回路の出力電圧Ｖｏｕｔと、増幅期間との関係を説明するための図である。 図１２は、第２実施形態の増幅回路の構成を示す図である。 図１３は、第２実施形態に係る増幅回路の増幅フェイズにおける増幅動作のタイミングを説明するための図である。 図１４は、第２実施形態の増幅回路の改善された出力電圧Ｖｏｕｔの特性を説明するための図である。 図１５は、第２実施形態に係る増幅回路の増幅フェイズにおける量子化器２−１の量子化動作を示すフローチャートである。 図１６は、本実施形態に係る積分器の一例を示す図である。 図１７は、図１６の積分器の変形例を示す図である。 図１８は、図１６の積分器の変形例を示す図である。 図１９は、図１８の積分器のＤＡＣ３の拡大図である。 図２０は、量子化器２−１の一例を示す図である。 図２１は、本実施形態に係るパイプライン型ＡＤＣの一例を示す図である。

以下、実施の形態について、図面を参照して説明する。実施形態では、スイッチトキャパシタの例として、増幅回路及び積分器を例に挙げて説明するが、これに限られるものではない。
１ 第１実施形態
１−１ 構成
図１は、第１実施形態の増幅回路の構成を示す図である。

本実施形態に係る増幅回路は、入力端子Ｔｉｎから入力電圧Ｖｉｎを入力され、入力電圧Ｖｉｎを所定の増幅率で増幅し、出力端子Ｔｏｕｔから出力電圧Ｖｏｕｔとして出力する。増幅回路は、入力電圧Ｖｉｎをサンプリングするサンプリングフェイズと、サンプリングした入力電圧Ｖｉｎを増幅する増幅フェイズと、の２つの動作フェイズを有する。

同図に示すように、この増幅回路は、サンプリング回路１、量子化器２−１、増幅部２−２、ＤＡ変換器（ＤＡＣ）３、帰還容量Ｃ_Ｆ及びリセットスイッチＳＷＲを備える。

また、ＤＡＣ３の出力端子Ｔｏｕｔには、ＡＤ変換器（ＡＤＣ）４が接続されている。ＡＤＣ４は、後段サンプリング回路３１、論理回路３２及び量子化器３３を有する。図１において、サンプリング回路１、後段サンプリング回路３１は、スイッチトキャパシタ回路であるが、図１に示したスイッチトキャパシタ回路１に限られない。

サンプリング回路１は、入力端子が増幅回路の入力端子Ｔｉｎに接続され、出力端子ＴｏｕｔがノードＮ_１に接続されている。ノードＮ_１とは、量子化器２−１と、帰還容量Ｃ_Ｆと、の接続点である。すなわち、サンプリング回路１は、入力端子Ｔｉｎと、量子化器２−１と、の間に接続される。サンプリング回路１は、入力電圧Ｖｉｎを入力され、電圧Ｖ_Ｘを出力する。

サンプリング回路１は、スイッチＳＷ１〜ＳＷ３と、サンプリング容量Ｃ_Ｓと、を備えるスイッチトキャパシタ回路である。

スイッチＳＷ１は、一端が入力端子Ｔｉｎに接続され、他端がノードＮ_２に接続される。ノードＮ_２は、スイッチＳＷ１，ＳＷ２と、サンプリング容量Ｃ_Ｓと、の接続点である。スイッチＳＷ１の一端が、サンプリング回路１の入力端子となる。

スイッチＳＷ２は、一端がノードＮ_２に接続され、他端が接地される。接地電圧は、Ｖｃｍ（＝０）であるものとする。

スイッチＳＷ３は、一端がノードＮ_１に接続され、他端が接地される。サンプリング容量Ｃ_Ｓは、一端がノードＮ_２に接続され、他端がノードＮ_１に接続される。スイッチＳＷ３と、サンプリング容量Ｃ_Ｓと、の接続点が、サンプリング回路１の出力端子となる。

図１のサンプリング回路１は、サンプリングフェイズにおいて、スイッチＳＷ１，ＳＷ３がオンになり、スイッチＳＷ２がオフになる。これにより、サンプリング容量Ｃ_Ｓに入力電圧Ｖｉｎがサンプリングされる。このとき、電圧Ｖ_Ｘは、０である。

また、図１のサンプリング回路１は、増幅フェイズにおいて、スイッチＳＷ１，ＳＷ３がオフになり、スイッチＳＷ２がオンになる。これにより、電圧Ｖ_Ｘは、−Ｖｉｎとなる。

本実施形態において、量子化器２−１は、逐次比較型ＡＤＣ（ＳＡＲ−ＡＤＣ）である。量子化器２−１は、増幅フェイズにおいて、１ビットの量子化を複数サイクル実行して、デジタルコードＤを生成する。図１に示すように、量子化器２−１は、比較器２１と、論理回路２２と、を備える。

増幅部２−２は、オペアンプ２０と、ＳＷ１１とを備える。量子化器２−１と増幅部２−２は、増幅回路の増幅フェイズにおいて動作する。

オペアンプ２０は、一方の入力端子（反転入力端子）がサンプリング回路１の出力端子（ノードＮ_１）に接続され、電圧Ｖ_Ｘが入力される。また、オペアンプ２０は、他方の入力端子（非反転入力端子）が接地され、接地電圧Ｖｃｍ（＝０）が入力される。ＳＷ１１は、オペアンプ２０と、ノードＮ_２との間に接続される。

なお、実施形態ではオペアンプ２０を例として説明するが、これに限られない。例えば、リングアンプ等のアナログ増幅器を使用しても良い。

増幅フェイズの最初の所定時間では、論理回路２２によりＳＷ１１がオンとされ、オペアンプ２０が動作する。このとき、出力電圧Ｖｏｕｔは、以下の式で表される。

最初の所定時間経過後、論理回路２２によりＳＷ１１がオフにされ、論理回路２２が比較器２１に逐次比較動作の開始を指示する。

比較器２１（第１の比較器）は、一方の入力端子がサンプリング回路１の出力端子（ノードＮ_１）に接続され、電圧Ｖ_Ｘが入力される。また、比較器２１は、他方の入力端子が接地され、接地電圧Ｖｃｍ（＝０）が入力される。比較器２１は、Ｖ_Ｘと０とを比較し、比較結果に応じたデジタル値（０又は１）を出力する。比較器２１は、１ビットの量子化器として動作する。

論理回路２２は、比較器２１を制御する制御回路である。論理回路２２は、増幅フェイズにおいて、比較器２１にＶ_Ｘと０との比較を複数サイクル実行させ、各サイクルで得られたデジタル値により、デジタルコードＤを生成し、ＤＡＣ３に入力する。すなわち、論理回路２２が比較器２１を制御することにより、量子化器２−１（ＳＡＲ−ＡＤＣ）の逐次比較動作が実現される。

また、論理回路２２は、量子化器２−１の逐次比較動作が終了した時に、クロックＣＬＫに基づく増幅回路の増幅フェイズが終了する前であっても、変換終了信号を論理回路３２に出力する。

ＤＡＣ３は、入力端子が論理回路２２の出力端子に接続され、出力端子がノードＮ_２に接続される。ノードＮ_２とは、ＤＡＣ３の出力端子Ｔｏｕｔと、帰還容量Ｃ_Ｆと、の接続点である。すなわち、ＤＡＣ３は、論理回路２２と、出力端子Ｖｏｕｔと、の間に接続される。ＤＡＣ３は、論理回路２２が出力したデジタルコードが入力され、入力されたデジタルコードをＤＡ変換したアナログ信号を出力する。

図２は、ＤＡＣ３の一例を示す図である。図２のＤＡＣ３は、Ｎビットの容量ＤＡＣ（ＤＣＣ：Digital-Charge Converter）であり、入力されたデジタルコードに応じた電荷を出力する。このＤＡＣ３は、図２に示すように、デジタルコードの各ビット（Ｄ０，Ｄ１，・・・）を入力される並列に接続されたＮ個のバッファと、各バッファと直列に接続されたＮ個の容量素子（Ｃ，２Ｃ，・・・）と、を備える。図２のＤＡＣ３が出力する電荷Ｑ_ＩＮＪは、以下の式で表される。

式（２）において、Ｃは最小ビットに対応する容量素子の容量値、ＤｎはデジタルコードＤのｎビット目の値（０又は１）、Ｖｒｅｆはバッファの駆動電圧である。図２のＤＡＣ３が出力した電荷Ｑ_ＩＮＪは、帰還容量Ｃ_Ｆに充電される。これにより、Ｖｏｕｔ＝Ｑ_ＩＮＪ／Ｃ_Ｆとなる。

なお、ＤＡＣ３として図２の容量ＤＡＣを使用する場合、バッファとして、スリーステートバッファを使用したり、サンプルフェイズ中に中間コード（例えば、１００・・・や、０１１・・・）を出力させたりすることにより、ＤＡＣ３に正負両方の電荷を出力させることができる。

また、ＤＡＣ３は、容量ＤＡＣに限られず、Ｒ−２Ｒ抵抗ＤＡＣやラダーＤＡＣであってもよい。ただし、ＤＡＣ３として、Ｒ−２Ｒ抵抗ＤＡＣやラダーＤＡＣを使用する場合、出力インピーダンスをハイインピーダンスに変換するために、図３に示すように、ＤＡＣ３と出力端子Ｔｏｕｔとの間に容量素子を接続するのが好ましい。

帰還容量Ｃ_Ｆは、サンプリング回路１の出力端子（ノードＮ_１）と、ＤＡＣ３の出力端子（ノードＮ_２）と、の間に接続される。帰還容量Ｃ_Ｆは、量子化器２−１の入力端子と、ＤＡＣ３の出力端子（ノードＮ_２）と、の間を接続する帰還回路を形成する。帰還容量Ｃ_Ｆは、増幅フェイズにおいて、ＤＡＣ３が出力したアナログ信号を、サンプリング回路１の電圧Ｖ_Ｘに帰還する。

リセットスイッチＳＷＲは、一端が出力端子（ノードＮ_２）に接続され、他端が接地される。リセットスイッチＳＷＲは、サンプリングフェイズにおいてオンになり、増幅フェイズにおいてオフになる。リセットスイッチＳＷＲがオンになることにより、帰還容量Ｃ_Ｆに充電された電荷がリセットされる。

論理回路３２は、論理回路２２から変換終了信号を受信すると、ＡＤＣ４の後段サンプリング回路３１のスイッチＮＳＷ１〜ＮＳＷ３及び量子化器３３を制御して、ＡＤ変換動作を開始させる。すなわち、論理回路２２は後段サンプリング回路３１によってサンプリングされたサンプリング容量に関する演算の開始を指示する。論理回路は３２は、論理回路２２から演算の開始の指示を受信した場合に、指示された演算を開始する。

後段サンプリング回路３１のサンプリングの制御は、サンプリング回路１と同様である。すなわち、後段サンプリング回路３１は、スイッチＮＳＷ１〜ＮＳＷ３を制御して、サンプリング制御を行なう。論理回路３２は、論理回路２２から変換終了信号を受信すると、スイッチＮＳＷ１〜ＮＳＷ３を制御してサンプリングを終了する。また、論理回路３２は、論理回路２２から変換終了信号を受信すると、量子化器３３を制御して、後段サンプリング回路３１によってサンプリングされたサンプリング容量に関する演算を開始する。
１−２ 動作
次に、第１実施形態に係る増幅回路の動作について、図４〜図７を参照して説明する。以下では、ＤＡＣ３は、容量ＤＡＣであるものとするが、上述の通り、ＤＡＣ３はこれに限られない。

本実施形態に係る増幅回路のサンプリングフェイズにおける動作は、上述のように、スイッチＳＷ１，ＳＷ３及びリセットスイッチＳＷＲがオンになり、スイッチＳＷ２がオフになる。これにより、サンプリング容量Ｃ_Ｓに、入力電圧Ｖｉｎがサンプリングされ、電荷ＱＣ_Ｓが充電される。

増幅フェイズになると、スイッチＳＷ１，ＳＷ３及びリセットスイッチＳＷＲがオフになり、スイッチＳＷ２がオンになる。これにより、電圧Ｖ_Ｘは、入力電圧Ｖｉｎに応じた一定値となる。また、論理回路２２が起動し、Ｎサイクルの逐次比較動作を実行する。

ここで、図４は、第１実施形態に係る増幅回路の増幅フェイズにおける量子化器２−１の量子化動作を示すフローチャートである。まず、増幅フェイズが開始すると、論理回路２２は、ＳＷ１１をオンにし、オペアンプ２０の増幅動作を開始する（Ｓ１）。その後、ＳＷ１１をオンにしから所定時間経過したか否かの判断が行なわれる（Ｓ２）。所定時間経過した判断された場合には（Ｓ２のＹＥＳ）、ＳＷ１１をオフにし、論理回路２２が比較器２１を起動する（ステップＳ３）。

次に、起動した比較器２１が、Ｖ_Ｘと０とを比較し、比較結果に応じたデジタル値を出力する（ステップＳ４）。以下では、比較器２１は、Ｖ_Ｘが０より大きい場合に１を出力し、Ｖ_Ｘが０より小さい場合に０を出力するものとする。

比較器２１が出力した比較結果（デジタル値）は、論理回路２２に格納される（ステップＳ５）。

論理回路２２は、比較結果を格納すると、比較器２１をリセットする（ステップＳ６）。すなわち、論理回路２２は、比較器２１による比較動作を終了させ、比較器を起動前の状態に戻す。

そして、論理回路２２は、格納された比較結果に基づいて、ＤＡＣ３に入力するデジタルコードＤを更新する（ステップＳ７）。論理回路２２は、Ｖ_Ｘが０に近づくように、デジタルコードＤを更新する。具体的には、論理回路２２は、比較結果として１を入力された場合、デジタルコードＤが小さくなるように更新し、比較結果として０を入力された場合、デジタルコードＤが大きくなるように更新する。

その後、論理回路２２は、Ｎサイクルの逐次比較動作が終了したか判定する（ステップＳ８）。Ｎサイクルの逐次比較動作が終了した場合（ステップＳ８のＹＥＳ）、増幅フェイズが終了する。すなわち、論理回路２２は、増幅回路の逐次比較動作による増幅が終了すると、クロックＣＬＫにより定められる所定の増幅期間が終了する前であっても、逐次比較動作が終了した場合、論理回路３２に変換終了信号を出力する。その後、サンプリング回路１は、クロックＣＬＫに基づいて、再びサンプリングフェイズを開始する。一方、Ｎサイクルの逐次比較動作が終了していない場合（ステップＳ８のＮＯ）、論理回路２２は、逐次比較動作の次のサイクルを開始し、再び比較器２１を起動させる（ステップＳ３）。

なお、サンプリング回路１、量子化器２−１、ＤＡＣ３及びＡＤＣ４に供給されるクロックＣＬＫは、同一のクロックＣＬＫである必要はない。

図５は、増幅フェイズにおける量子化器２−１の出力電圧を示す図である。図６は、量子化器２−１の動作を示すタイミングチャートである。

例えば、図５に示すように、増幅フェイズの開始時点で、電圧Ｖ_Ｘが０より大きい場合、図６に示すように、サイクル１（１サイクル目の逐次比較動作）において、比較器２１は、１を出力する。そして、１を入力された論理回路２２は、デジタルコードＤを、小さくなるように更新する。

図６に示すように、増幅フェイズの開始時点のデジタルコードＤ（リセット値）が１００・・・の場合、論理回路２２は、１ビット目（ＭＳＢ）を０に変更し、２ビット目を１に変更する。これにより、デジタルコードＤが、１００・・・から０１０・・・に更新される。

デジタルコードＤが更新されると、ＤＡＣ３は、更新されたデジタルコードＤに応じて電荷を出力する。ＤＡＣ３は、デジタルコードＤが小さくなるように更新されると、出力電圧Ｖｏｕｔが小さくなるように電荷を出力する。すなわち、帰還容量Ｃ_Ｆから電荷を引き抜く。

これにより、図５に示すように、出力電圧Ｖｏｕｔが小さくなる。これに伴い、電圧Ｖ_Ｘも小さくなる。その後、比較器２１がリセットされ、サイクル１が終了する。

サイクル１が終了すると、サイクル２（２サイクル目の逐次比較動作）が開始される。
図５に示すように、サイクル１により、Ｖ_Ｘが０より小さくなったため、サイクル２において、比較器２１は、０を出力する。そして、０を入力された論理回路２２は、デジタルコードＤを、大きくなるように更新する。

サイクル１において、デジタルコードＤは０１０・・・となったため、論理回路２２は、３ビット目を１に０変更する。これにより、デジタルコードＤが、０１０・・・から０１１・・・に更新される。

デジタルコードＤが更新されると、ＤＡＣ３は、更新されたデジタルコードＤに応じて電荷を出力する。ＤＡＣ３は、デジタルコードＤが大きくなるように更新されると、出力電圧Ｖｏｕｔが大きくなるように電荷を出力する。すなわち、帰還容量Ｃ_Ｆに充電する。

これにより、図５に示すように、出力電圧Ｖｏｕｔが大きくなる。これに伴い、電圧Ｖ_Ｘも大きくなる。その後、比較器２１がリセットされ、サイクル２が終了する。

以降、同様のサイクルが、Ｎサイクル目まで繰り返される。図５に示すように、逐次比較動作を繰り返す毎に、電圧Ｖ_Ｘは、０に近づいていき、量子化誤差Ｅ_１が小さくなっている。これに伴い、出力電圧Ｖｏｕｔが理想値に近づき、増幅回路の増幅精度が向上する。

図７は、論理回路３２の動作を説明するためのフローチャートである。

論理回路３２は、論理回路２２から変換終了信号を受信した場合（Ｓ１１のＹｅｓ）、後段サンプリング回路３１のスイッチＮＳＷ１〜ＮＳＷ３を制御して、サンプリングフェイズを終了する（Ｓ１２）。

そして、量子化器３３を制御することにより、増幅フェイズにおいて、後段サンプリング回路３１によってサンプリングされた電圧の量子化を開始する（Ｓ１３）。
１−３ 効果
図８は、増幅回路と後段回路との接続の一例を示す図である。図９は、従来の増幅回路の出力電圧のリーク電流の影響を説明するための図である。

図８において、パイプラインステージが第１実施形態の増幅回路を有し、サンプリング回路を有するＳＡＲ ＡＤＣがパイプラインステージの後段に接続されているものとする。図９に示すように、クロックＣＬＫのタイミングに応じて、パイプラインステージの増幅回路は、サンプリングフェイズと増幅フェイズとを繰り返す。後段のＳＡＲ ＡＤＣは、クロックＣＬＫのタイミングに応じて、サンプリングフェイズとＡＤ変換とを繰り返すものとする。

すなわち、パイプラインステージがサンプリングフェイズにある場合には、ＳＡＲ ＡＤＣはＡＤ変換フェイズにあり、パイプラインステージが増幅フェイズにある場合には、ＳＡＲ ＡＤＣはサンプリングフェイズにある。

図９に示すように、パイプラインステージの増幅フェイズにおいては、期間Ａ（所定時間）において、アナログ増幅回路のオペアンプ２０によりアナログ増幅が行なわれる。その後、期間Ｂにおいて比較器２１による逐次比較動作による増幅が行なわれる。

従来の増幅回路では、増幅により、パイプラインステージの増幅期間内に、出力Ｖｏｕｔを理想的な残差誤差のない電圧に近づけることはできる。しかしながら、出力Ｖｏｕｔを理想的な残差誤差のない電圧に近づけたとしても、その後、後段サンプリング回路のスイッチの影響により、リーク電流が発生する。このようなリーク電流は、時間とともに増大する。

図１０は、第１実施形態の後段ＳＡＲ ＡＤＣのＡＤ変換期間の変化を説明するための図である。図１１は、第１実施形態の増幅回路の出力電圧Ｖｏｕｔと、増幅期間との関係を説明するための図である。

上述のように、第１実施形態では、増幅回路の逐次比較動作による増幅が終了すると、クロックＣＬＫにより定められる所定の増幅期間が終了する前であっても、論理回路２２から後段の論理回路３２に変換終了信号を出力する。図１１においては、４ビットの逐次比較動作の例を示している。そして、この４ビットの逐次比較動作の終了後、すぐに、論理回路２２から変換終了信号が出力される。図１１において、”ＯＰＡＭＰ”で示される期間はオペアンプ２０による増幅処理の期間（固定時間）であり、”Ｄｉｇｉｔａｌ ＡＭＰ”で示される期間は比較器２１による増幅処理の期間である。

論理回路３２は、変換終了信号を受信するとＳＡＲ ＡＤＣのＡＤ変換動作を開始する。これにより、従来の増幅回路に比して、図１０及び図１１に示すように、逐次比較動作による増幅の終了後、すぐに後段の変換動作を行なうことができる。その結果、出力電圧Ｖｏｕｔにリーク電流の影響が発生するのを防止することができる。

従って、第１実施形態によれば、低速クロックＣＬＫであっても、量子化器２−１の量子化処理終了後に、論理回路２２から論理回路３２に変換処理終了信号を出力する。これにより、後段回路の変換時間を長くとることができる。

なお、本実施形態に係る増幅回路は、電圧Ｖ_ＸをＳＡＲ−ＡＤＣにより量子化し、得られたデジタルコードに応じた電荷を帰還容量Ｃ_Ｆに充電することにより、電圧Ｖ_Ｘを０に近づける。これにより、出力電圧Ｖｏｕｔを理想値（入力電圧Ｖｉｎを所定の増幅率で増幅した電圧）に近づける。

本実施形態に係る増幅回路では、増幅精度を向上させるためには、逐次比較動作のサイクル数Ｎを多くする必要がある。サイクル数Ｎが多いほど、増幅フェイズの時間が長くなる。しかしながら、近年のＣＭＯＳの微細化に伴い、逐次比較動作は高速化しているため、サイクル数Ｎを増やして増幅精度を向上させても、増幅回路の動作速度の低下を抑制することができる。

なお、以上の説明では、比較器２１の分解能は１ビットであるが、２ビット以上であってもよい。これにより、逐次比較動作のサイクル数を削減し、増幅回路の動作を高速化することができる。

また、論理回路２２の動作（デジタル値の格納やデジタルコードＤの更新）は、クロック同期で実行されてもよいし、非同期の連続時間で実行されてもよい。

さらに、逐次比較動作後の残差（電圧Ｖ_Ｘ）を積分し、ノイズシェーピング処理を実行してもよい。これにより、量子化誤差Ｅ_１を更に低減し、増幅精度を向上させることができる。
２ 第２実施形態
２−１ 構成
図１２は、第２実施形態の増幅回路の構成を示す図である。なお、図１と同一部分には、同一符号を付して説明する。

第１実施形態の増幅回路と、第２実施形態の増幅回路との異なる点は、逐次比較動作の制御方法にある。

第２実施形態では、論理回路３２は、ＡＤＣ４の後段サンプリング回路３１のスイッチＮＳＷ１〜ＮＳＷ３及び量子化器３３を制御して、ＡＤ変換動作を開始させる。また、論理回路３２は、第１実施形態とは異なり、ＡＤＣ４の後段サンプリング回路３１のサンプリング動作が終了すると、論理回路２３にサンプリング動作終了信号を出力する。

論理回路２３は、論理回路３２からサンプリング動作終了信号を受信すると、増幅フェイズにおける逐次比較動作を終了する制御を比較器２１及び論理回路２２に対して行なう。すなわち、論理回路２２は、量子化器２−１のＳＡＲ−ＡＤＣの所定の逐次比較動作を終了した場合であっても、増幅期間が終了するまで逐次比較動作を継続する。

なお、所定の回数の逐次比較動作が行なわれた後に継続される増幅フェイズにおける逐次比較動作は、リーク電流による影響を防止するための逐次比較動作であることから、ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）の比較であるが、これに限られるものではない。

後段サンプリング回路３１のサンプリングの制御は、サンプリング回路１と同様である。すなわち、後段サンプリング回路３１は、サンプリングフェイズにおいて、スイッチＮＳＷ１，ＮＳＷ３がオンになり、スイッチＮＳＷ２がオフになる。これにより、サンプリング容量Ｃ_ＮＳに量子化器２−１の出力電圧Ｖｏｕｔがサンプリングされる。このとき、後段サンプリング回路３１の出力電圧は、０である。また、図１２の後段サンプリング回路３１は、増幅フェイズにおいて、スイッチＮＳＷ１，ＮＳＷ３がオフになり、スイッチＮＳＷ２がオンになる。これにより、出力電圧は、−Ｖｏｕｔとなる。

また、量子化器３３の量子化動作は、量子化器２−１と同様である。すなわち、量子化器３３は、後段サンプリング回路３１の出力電圧Ｖｏｕｔを入力され、入力された出力電圧Ｖｏｕｔを量子化する。量子化器３３は、量子化結果として、デジタルコードＤを出力する。

図１３は、第２実施形態に係る増幅回路の増幅フェイズにおける増幅動作のタイミングを説明するための図である。同図に示すように、増幅フェイズにおいて、オペアンプ２０の増幅処理（固定時間）の後、比較器２１による逐次比較動作による増幅処理が行なわれる。この逐次比較動作による増幅処理の時間は、増幅回路の性能などの要因により変動する（非同期）。

従来の増幅回路では、増幅フェイズにおいて増幅処理が終了した場合、その増幅フェイズにおいて増幅期間が終了するまで、増幅処理は行なわれない。

一方、第２実施形態の増幅回路によれば、所定の逐次比較動作による増幅処理が終了した場合であっても、第２逐次比較動作による増幅処理が継続して行なわれる（図１３の”ＤｉｇＡｍｐ２”で示される期間）。
図１３において、”Ａｍｐ”で示される期間はオペアンプ２０による増幅処理の期間であり、”ＤｉｇＡｍｐ”で示される期間は比較器２１による増幅処理の期間（第１増幅期間）である。また、”ＤｉｇＡｍｐ２”で示される期間は、第１増幅期間の後に継続して行なわれる第２実施形態の比較器２１による増幅処理の期間（第２増幅期間）である。

図１４は、第２実施形態の増幅回路の改善された出力電圧Ｖｏｕｔの特性を説明するための図である。同図に示すように、増幅期間において、所定の逐次比較動作による増幅処理が終了した後も、第２逐次比較動作による増幅処理が行なわれる（図１４の ”ＤｉｇＡｍｐ２”で示される期間）。従って、全体の増幅期間は、クロックＣＬＫに依存するので固定時間である。全体の増幅期間は、下記のように表わされる。

全体の増幅期間 ＝ オペアンプ２０による増幅期間（固定時間） ＋ 比較器２１による増幅期間（非同期） ＋ 追加の増幅期間（図１４の ”ＤｉｇＡｍｐ２”で示される期間） ただし、追加の増幅期間中に、論理回路２３が論理回路３２からサンプリング動作終了信号を受信した場合には、追加の増幅処理は終了し、サンプリングフェイズに移る。
２−２ 動作
図１５は、第２実施形態に係る増幅回路の増幅フェイズにおける量子化器２−１の量子化動作を示すフローチャートである。なお、Ｓ１乃至Ｓ８の動作については、図４に示した第１実施形態の増幅回路の動作と同様であるので、ここでは説明を省略する。

Ｓ１〜Ｓ８において、所定の増幅処理が終了した後（図１４の”ＯＰＡＭＰ”と、”Ｄｉｇｉｔａｌ ＡＭＰ”との期間）も、論理回路２３は比較器２１及び論理回路２２を制御することにより、追加の逐次比較動作を継続する（Ｓ２１）。

上述のように、第２実施形態では、追加の逐次比較動作は、リーク電流による影響を防止するためのものであることからＬＳＢの比較である。

その後、論理回路２３が、論理回路３２からサンプリング動作終了信号を受信した場合（Ｓ２２のＹＥＳ）、比較器２１及び論理回路２２を制御することにより、追加の逐次比較動作を停止して（Ｓ２３）、増幅回路の増幅フェイズにおける処理を終了する。なお、増幅フェイズの期間中に、サンプリング動作終了信号を受信しなかった場合には、増幅フェイズの処理を終了し、次のサンプリングフェイズに移る。
２−３ 効果
従って、第２実施形態の増幅回路によれば、増幅期間中は、サンプリング動作終了信号を受信するまでは、継続して逐次比較動作による増幅処理を行なうので、図１４に示すように、出力電圧Ｖｏｕｔのリーク電流の影響を補正することができる。また、このような制御を行なうことにより、低速のクロックＣＬＫを使用しても、後段のサンプリング回路にリーク電流の影響を与えることがない。

なお、上述の第１実施形態では、前段の増幅回路に論理回路２２及び後段回路に論理回路３２を図示した。第２実施形態では、前段の増幅回路に論理回路２２、２３及び後段回路に論理回路３２を図示した。しかしながら、論理回路２２、２３は１つの論理回路であっても良い。また、論理回路２２、２３と論理回路３２とは１つの論理回路であっても良い。
３ 他の実施形態
３−１ 他のスイッチトキャパシタ回路
上述の実施形態では、スイッチトキャパシタ回路の例として、増幅回路を例にとり説明したが、スイッチトトキャパシタ回路は、積分器であっても良い。

図１６は、本実施形態に係る積分器の一例を示す図である。図１６に示すように、この積分器は、スイッチＳＷ４，ＳＷ５を備え、リセットスイッチＳＷＲを備えない。他の構成は、第１実施形態と同様である。

スイッチＳＷ４（第１のスイッチ）は、サンプリング回路１と、帰還容量Ｃ_Ｆと、の間に接続される。スイッチＳＷ４は、サンプリングフェイズにおいてオフになり、増幅フェイズにおいてオンになる。図１６の例では、スイッチＳＷ４は、サンプリング回路１と、ノードＮ_１と、の間に接続されているが、ノードＮ_１と、帰還容量Ｃ_Ｆと、の間に接続されてもよい。

スイッチＳＷ５（第２のスイッチ）は、ＤＡＣ３と、帰還容量Ｃ_Ｆと、の間に接続される。スイッチＳＷ５は、サンプリングフェイズにおいてオフになり、増幅フェイズにおいてオンになる。図１６の例では、スイッチＳＷ５は、ＤＡＣ３と、ノードＮ_３と、の間に接続されているが、ノードＮ_３と、帰還容量Ｃ_Ｆと、の間に接続されてもよい。

この積分器では、サンプリングフェイズにおいて、スイッチＳＷ４，ＳＷ５がオフになり、帰還容量Ｃ_Ｆがフロート状態となる。これにより、帰還容量Ｃ_Ｆに蓄積された電荷が保持されるため、積分動作が可能となる。

本実施形態によれば、第１実施形態に係る増幅回路を用いて積分器を構成することにより、積分器を低消費電力化することができる。この積分器は、例えば、デルタシグマＡＤＣに適用することができる。

なお、本実施形態に係る積分器の後段に、次のステージのためのサンプリング回路１を接続する場合には、図１７に示すように、スイッチＳＷ５を、後段のサンプリング回路１のスイッチとして併用するのが好ましい。このような構成により、スイッチ数を減らし、回路面積を小さくすることができる。

また、ＤＡＣ３が容量ＤＡＣの場合、図１７のＤＡＣ３の容量素子と、後段のサンプリング回路１のサンプリング容量Ｃ_Ｓと、が併用されてもよい。図１８は、ＤＡＣ３の容量素子と、後段のサンプリング容量Ｃ_Ｓと、が併用された増幅回路の一例を示す図である。

図１８の増幅回路の後段のサンプリング容量Ｃ_Ｓは、サンプリングフェイズにおいて、後段のサンプリング回路１のサンプリング容量として動作し、増幅フェイズにおいて、ＤＡＣ３の容量素子として動作する。このような構成により、容量素子の数を減らし、回路面積を小さくすることができる。

なお、図１８の例では、ＤＡＣ３の容量素子は１つしか示されていないが、実際には、図１９に示すように、複数の容量素子Ｃ_Ｓ１，Ｃ_Ｓ２，・・・が並列に接続されている。接続する容量素子の数は、ＤＡＣ３に要求される精度に応じて決定すればよい。
３−２ 他の量子化器２−１の例
上述の実施の形態においては、量子化器２−１を比較器２１と、論理回路２２とで構成する場合について説明したが、量子化器２−１の構成はこれに限られるものではない。

図２０は、量子化器２−１の一例を示す図である。図２０の量子化器２−１は、Ｎビットのフラッシュ型ＡＤＣであり、並列に接続された２^Ｎ個の比較器により構成される。各比較器は、電圧Ｖ_Ｘと、各ビットに対応する基準電圧と、を入力され、比較結果に応じて０又は１を出力する。

なお、量子化器２−１は、フラッシュ型ＡＤＣであってもよいし、パイプライン型ＡＤＣであってもよいし、デルタシグマ型ＡＤＣであってもよい。
３−３ 他の後段回路の例
上述の実施形態では、後段回路の例として、サンプリング回路を有するＡＤＣ４を例にとり説明したが、サンプリング回路を有する後段回路であれば良い。例えば、後段回路は、パイプライン型のＡＤＣ４のパイプラインステージであっても良い。なお、パイプラインステージは、パイプライン型ＡＤＣの内部ブロックの１つである。

図２１は、本実施形態に係るパイプライン型ＡＤＣの一例を示す図である。図２１に示すように、このパイプライン型ＡＤＣは、縦続接続された複数のパイプラインステージ（Ｐｉｐｅｌｉｎｅ Ｓｔａｇｅ）と、各パイプラインステージの出力信号をエンコードし、ＡＤ変換結果であるデジタルコードＡＤＣｏｕｔを出力するエンコーダ（Ｅｎｃｏｄｅｒ）と、を備える。

各パイプラインステージは、サブＡＤＣ（Ｓｕｂ ＡＤＣ）と、サブＤＡＣ（Ｓｕｂ ＤＡＣ）と、残差演算回路（減算器）と、増幅回路と、を備える。

サブＡＤＣは、パイプラインステージに入力されたアナログ信号をＡＤ変換し、ＡＤ変換結果をエンコーダ及びサブＤＡＣに入力する。サブＤＡＣは、入力されたＡＤ変換結果をＤＡ変換し、アナログ信号を出力する。残差演算回路は、パイプラインステージに入力されたアナログ信号から、サブＤＡＣが出力したアナログ信号を減算し、残差信号を出力する。増幅回路は、残差演算回路が出力した残差信号を増幅し、次のパイプラインステージに入力する。

本実施形態に係るパイプライン型ＡＤＣは、残差信号を増幅する増幅回路として、上記のいずれかの実施形態に係る増幅回路を備える。このような構成により、パイプライン型ＡＤＣのＡＤ変換精度を向上させると共に、低消費電力化することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１：サンプリング回路、２−１：量子化器、２−２：増幅部、３：ＤＡＣ（変換器）、４：ＡＤＣ（ＡＤ変換器）、２０：オペアンプ、２１：比較器、２２、２３：論理回路、３１：後段サンプリング回路、３２：論理回路、３３：量子化器。

Claims (4)

1. 入力電圧をサンプリングするサンプリング容量を有するサンプリング回路と、
   前記サンプリング回路の出力電圧を量子化する量子化器と、
   前記量子化器により量子化された量子結果に応じたアナログ信号を出力するＤＡ変換器と、
   前記量子化器の量子化動作終了時に、前記ＤＡ変換器から出力されたアナログ信号をサンプリングする後段サンプリング回路によってサンプリングされたサンプリング容量に関する演算の開始を指示する論理回路と
   を具備し、
   前記論理回路は、
   前記量子化動作終了まで、前記量子化器の量子化動作を所定のサイクル数だけ繰り返すように制御する、スイッチトキャパシタ回路。
2. 前記ＤＡ変換器は、容量ＤＡＣ又は抵抗ＤＡＣである、請求項１記載のスイッチトキャパシタ回路。
3. 前記ＤＡ変換器は、容量素子を備える容量ＤＡＣであり、
   前記容量素子が、後段に接続されたサンプリング回路のサンプリング容量として共用される、請求項１記載のスイッチトキャパシタ回路。
4. 前記後段サンプリング回路は、ＡＤ変換器又はパイプラインステージのサンプリング回路である、請求項１記載のスイッチトキャパシタ回路。