JP2013021687A - 確率的ａ／ｄ変換器及び確率的ａ／ｄ変換器を用いる方法 - Google Patents

Abstract

【課題】高精度で低電力のアナログ−デジタル変換器回路を提供する。
【解決手段】アナログ−デジタル変換器回路は、アナログ入力信号１を受信し、変換ビットの第１のセット３と第１の完了信号７とアナログ入力信号及び変換ビットの第１のセットにより表された信号の間の差を表す残差アナログ出力信号４とを発生する第１の変換器ステージ２と、第１の完了信号を受信しクロック信号を発生するクロック発生回路８と、各々が残差アナログ出力信号及び共通参照電圧を受信するよう構成されクロック信号により動作されて複数の比較器決定を出力する複数の比較器と、複数の比較器決定を受信し変換ビットの第２のセットを発生するデジタル処理ステージとを備える第２の変換器ステージ９と、変換ビットの第１及び第２のセットを組み合わせることにより、アナログ入力信号のデジタル表現を発生する手段とを備える。
【選択図】図１

Description

本発明は、一般にアナログ−デジタル（Ａ／Ｄ）変換に関し、より具体的には高精度かつ低電力消費のアナログ−デジタル変換器の設計に関する。

アナログ−デジタル変換器（Analog-to-Digital Converter、ＡＤＣ）は、多くの電子システムの重要な一部である。与えられた分解能及び速度に対するアナログ−デジタル変換器の電力消費は、最適化されたアーキテクチャ、新規の回路技術、及び技術スケーリングにより、近年著しく改善している。

"Ａｎ ８２０ μＷ ９ｂ ４０ ＭＳ／ｓ ｎｏｉｓｅ−ｔｏｌｅｒａｎｔ ｄｙｎａｍｉｃ−ＳＡＲ ＡＤＣ ｉｎ ９０ ｎｍ ｄｉｇｉｔａｌ ＣＭＯＳ"， （Ｖ． Ｇｉａｎｎｉｎｉ ｅｔ ａｌ．， ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇ． Ｔｅｃｈ． Ｐａｐｅｒｓ， Ｆｅｂ． ２００８， ｐｐ． ２３８−２３９） "Ｓｔｏｃｈａｓｔｉｃ ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ ｃｏｎｖｅｒｓｉｏｎ"， （Ｃｅｂａｌｌｏｓ ｅｔ ａｌ．， ４８ｔｈ Ｍｉｄｗｅｓｔ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ， ２００５） Ｓ． Ｗｅａｖｅｒ ｅｔ ａｌ．， "Ｓｔｏｃｈａｓｔｉｃ Ｆｌａｓｈ Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｓｉｏｎ"， （ＩＥＥＥ Ｔｒａｎｓ． Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｉ， ｐｐ．２８２５−２８３３， Ｖｏｌ．５７， Ｉｓｓｕｅ １１， ２０１０）

複数のＡ／Ｄ変換器は、各々がアナログ信号を１ビットデジタル信号に変換する比較器と呼ばれる複数の回路を含む。最も効率的なＡＤＣの実施例において、これらの比較器はクロック同期され、再生を使用して、小さな電圧差をデジタル信号のレベルに増幅する。このタスクを実行するときに対処しなければならない最も重要な非理想的な性質は、比較器雑音である。比較器雑音は、大抵の従来の複数のＡＤＣの性能を潜在的に低下させる公知の障害である。この雑音のために、比較器は誤った決定を出力する場合があり、すなわち比較器は１の代わりに０を出力し、又は０の代わりに１を出力する。大抵のＡＤＣのアーキテクチャにおいて、これらの決定の誤差は、信号対雑音比（Signal-to-Noise-Ratio、ＳＮＲ）及び従って有効ビット数（Effective Number of Bits、ＥＮＯＢ）が減少することにより、変換結果全体の品質を低下させる。

この問題の明らかな解決法は、比較器が誤った決定をする確率を単に減少させることである。しかしながら、与えられた比較器のトポロジーに対して、誤差確率の低減は必然的に、増加した電力消費、縮小した帯域幅、又は低下した速度をもたらす。このアプローチは従って、分解能の余分なビットが比較器電力において４倍の増加を必要とするため、他のＡＤＣの性能指標を低下させる。

代わりのアプローチは、パイプラインのような、比較器誤差に対してよりロバストなＡＤＣのアーキテクチャを用いることである。現今では最も効率的な変換器の実施例として見られているもう１つの変形例は、冗長なＳＡＲ（Successive Approximation Registers、逐次近似レジスタ）型変換器を使用する。これらの変形例は典型的には、潜在的に誤った比較器決定をフィードバックし、残差の経過を追う。この場合において、この残差は、入力されて参照される比較器雑音がもはやクリティカルな状態（複数のパイプライン変換器）でなくなるまで増幅されるか、より正確な比較器を用いて後の時間に量子化されるかのどちらかである。

従来のＡＤＣ上の比較器雑音の効果は、以下の通りに、より詳細に説明可能である。Ｎビットの従来のＡＤＣのコア関数は、Ｎビットにより定義された２^Ｎ個のビン（複数のデジタル値）を決定し、入力電圧が定められる。これは、入力信号を、直接的又は間接的に、これらのビンを分離するしきい値のセットと比較することにより行われる。簡単に言えば、ＡＤＣは、２つの隣接したしきい値を、入力値が一方のしきい値より小さくかつ他方のしきい値より大きくなるように見つける必要がある。この検索を実行する１つの明らかな方法は、フラッシュ型ＡＤＣと同様に、（２^Ｎ−１）回もの比較を要する等しく明らかな不利益を有して並列に存在する。ＳＡＲ型ＡＤＣと同様に二分検索を用いることにより、比較の回数をちょうどＮ回に減らすことができる。多くの中間の検索戦略が可能であるが、それらの全ては、入力信号又は入力信号から得られる信号をしきい値のセットと比較するニーズを共有する。

比較器雑音のために、これらの比較のうちのいくつかは、しきい値が入力に近いときに最も高い誤差の確率を有して誤り得る。簡単のために今のところ、入力としきい値との間の差がビン幅の半分よりも大きいときには比較器は常に正しい出力を返すと仮定する。ＡＤＣはどのしきい値が入力に近いかをあらかじめ知らないため、全ての比較は、比較器雑音のために潜在的に誤る。しかしながら、ＡＤＣのあらゆる入力に対して、高々１つの比較は雑音に対してクリティカルな状態となる。なぜなら、全ての他の比較は、入力を、少なくともビン幅の半分だけ離れたしきい値と比較するからである。

既に指摘されているように、従来の解決法は比較器が誤った決定をする確率を減らすことであるが、このことは上述の問題をもたらす。雑音に対してクリティカルな状態にないいかなる比較において、比較器における増加した電力消費は必要がないため、これは明らかに全くの無駄である。ＡＤＣがクリティカルな比較を何らかの形で識別でき、かつ当該比較を解決するときに低雑音の比較器を用いることができるのであれば、大幅な電力の節約は可能であろう。

残念ながら、クリティカルな比較を他の比較に基づいて決定的に識別することは不可能である。実際、雑音無しの比較器のフルセットを用いたとしても、入力がこれらの比較のうち２つの間にあることを検出できるのみである。これらの２つ比較のうち１つがクリティカルであることは主張可能である一方で、これらの２つのうちどちらがクリティカルな比較であるかを示すための情報は全くなく、従って最良でも潜在的にクリティカルな２つの比較を識別することしかできない。

潜在的にクリティカルなしきい値の対は、非特許文献１の論文において、冗長なＳＡＲ型変換器の一部として低電力で識別される。２回の低雑音の比較は依然として必要とされるが、これに対して理論的な最小値は１回である。

雑音を有する複数の比較器決定を組み合わせる概念は、非特許文献２において提案されている。量子化器（比較器）のＳＮＲがこの方法により向上できるということが示されている。提案されたアプローチは、明示的に加えられた雑音に依拠し、複数の比較器において本質的に現れる雑音には依拠しない。

もう１つの関連した領域は、非特許文献３による研究である。ここで、本質的な比較器オフセットは、複数のフラッシュ型変換器参照を元へ戻すために用いられる。

従って、雑音に対してクリティカルな単一の比較の電力消費のみを用いて比較器雑音に対処する、低電力のアナログ−デジタル変換器回路が必要とされる。

本発明の目的は、上述の問題が克服された、高精度で低電力のアナログ−デジタル変換器回路を提供することにある。

本発明は、アナログ入力信号を受信して、アナログ入力信号のデジタル表現を出力するように構成されたアナログ−デジタル変換器（ＡＤＣ）回路に関する。本ＡＤＣ回路は、アナログ入力信号を受信し、変換ビットの第１のセットと、第１の完了信号と、アナログ入力信号及び変換ビットの第１のセットにより表された信号の間の差を表す残差アナログ出力信号とを発生するように構成された第１の変換器ステージと、第１の完了信号を受信し、クロック信号を発生するように構成されたクロック発生回路と、複数の比較器であって、各比較器が残差アナログ出力信号及び共通参照電圧を受信するように構成され、クロック信号により動作されて複数の比較器決定を出力するように構成された複数の比較器と、複数の比較器決定を受信し、変換ビットの第２のセットを発生するように構成されたデジタル処理ステージとを備える第２の変換器ステージと、変換ビットの第１のセットと変換ビットの第２のセットとを組み合わせることにより、アナログ入力信号のデジタル表現を発生する手段とを備える。

提案された回路は実際に、従来技術の解決法の問題を克服する。第１の変換器ステージにおいて、アナログ入力信号の、あるビット長のデジタル表現は、この第１のステージにおいて生じた誤差を表す残差信号とともに決定される。この場合、第２のステージにおいて、確率的変換は、残差信号に対して実行される。第１の変換器ステージにおける動作が終了したとき、完了信号は発生される。この完了信号は第２のステージに供給され、より詳細には、第２のステージに備えられたクロック発生回路へ供給される。完了信号の受信は、第２の変換器ステージの動作を開始させる。クロック発生回路は、第２のステージにおけるさまざまな比較器を動作させるクロック信号を発生する。各比較器は、残差アナログ出力信号及び共通参照電圧を受信して比較し、比較器決定が出力される。デジタル処理ステージにおいて、複数の比較器決定が処理され、変換ビットの第２のセットが生成される。複数の比較器及びこれら複数の比較器が生成する複数の決定により、入力信号の符号のみならず大きさも推定可能である。この場合において、印加されたアナログ入力信号のデジタル表現は、変換ビットの第１のセットと変換ビットの第２のセットとを組み合わせることにより得られる。

好ましい実施形態において、第２のステージは、複数のクロックパルスをカウントし、複数のクロックパルスの数が与えられた値に達するときに、クロック信号が発生される回数を制御するための第２の完了信号を発生するカウンタをさらに備える。

好ましくは、本発明のＡ／Ｄ変換器回路は、変換ビットの第１のセットにより表される信号を発生するデジタル−アナログ変換器回路をさらに備える。

もう１つの好ましい実施形態において、Ａ／Ｄ変換器回路は、残差アナログ出力信号を発生する減算手段をさらに備える。

第２の変換器ステージに備えられたデジタル処理ステージは好ましくは、複数の比較器決定の平均値を決定し、平均値に対応する入力信号レベルを決定するように構成される。

好ましい実施形態において、第１の変換器ステージは、逐次近似レジスタ型アナログ−デジタル変換器として実施される。とって代わって、第１の変換器ステージは、複数のパイプラインステージを備えるパイプライン型アナログ−デジタル変換器として実施可能であり、これによって、前記残差アナログ出力信号は最後のパイプラインステージの残差信号である。

もう１つの態様において、本発明は、アナログ入力信号をアナログ入力信号のデジタル表現に変換する方法に関する。本方法は、変換ビットの第１のセットと、アナログ入力信号及び変換ビットの第１のセットにより表される信号の間の差を表す残差アナログ出力信号とを発生することにより、アナログ入力信号の第１の変換を実行するステップと、第１の完了信号が発生されたときに、残差アナログ出力信号及び共通参照電圧信号を複数の比較器に印加し、複数の比較器はクロック信号により動作されて、複数の比較器決定を出力するステップと、変換ビットの第２のセットを発生することにより複数の比較器決定を処理するステップと、変換ビットの第１のセットと変換ビットの第２のセットとを組み合わせることにより、アナログ入力信号のデジタル表現を発生するステップとを含む。

好ましい実施形態において、較正ステップは、複数の比較器の比較器雑音の指示を決定するように実行される。

本発明に係るＡ／Ｄ変換器のアーキテクチャの一般的な方法を例示する。 ＲＭＳ比較器雑音の２つの値に対する差動入力の関数としての平均比較器出力を例示する。 確率的変換ステージ及びその第１のステージの出力への加算を示すフローチャートを表す。 逆誤差関数ブロックの所望特性を例示する。 特定の入力での２つの異なる平均比較器出力の測定値に基づいたＲＭＳ雑音較正を例示する。 確率的変換システムの動作例を例示する。 ＳＡＲ型ＡＤＣの第１の変換器ステージを用いた本発明の実施形態の方法を表す。 ０．５ｍＶのＲＭＳ雑音を有する１６個の比較器及び１ｍＶのＲＭＳ雑音を有する６４個の比較器を用いたシミュレーションから得られた、平均出力推定値（上部）及び出力推定値の広がり（下部）を表す。 １ｍＶのＲＭＳ雑音を有する２５６個又は６４個の比較器を用いた、確率的ＡＤＣのシミュレーション結果を表す。 １６個の比較器を４回だけクロック同期することにより得られた、１ｍＶの雑音を有する６４個の比較器を用いた確率的ＡＤＣのモンテカルロシミュレーション結果を表す。

本発明は、確率的ＡＤＣの原理に基づいたアナログ−デジタル変換（Analog-to-Digital Conversion、ＡＤＣ）回路を開示する。本発明に係る確率的ＡＤＣにおいて、比較器雑音は単に許容されるだけではない。提案されたアーキテクチャは、比較回路において現れる本質的な雑音を利用して、アナログ入力信号を量子化する。大抵の従来のＡＤＣのアーキテクチャは、比較器雑音がない状態において、改善された性能を示すが、以下に説明されるように、本発明に係るアーキテクチャの性能は比較器雑音無しでは大幅に低下するであろう。

提案されたＡＤＣのアーキテクチャは、有効ビット数（Effective Number Of Bit、ＥＮＯＢ）を増やして、アナログ入力信号のそのデジタル等価信号への量子化に要する電力消費を下げるために、２つの変換ステージを備える。提案されたアーキテクチャは、２つのフェーズにおいて動作する。まず、アナログ入力信号のおおまかなデジタル表現の他、誤差信号が得られる変換ステージがある。次に確率的変換ステージがある。この場合において、２つのステージの結果は組み合わされ、印加されたアナログ入力信号のデジタル表現が生成される。これは図１に例示され、ここでアナログ入力信号（１）は第１の変換ステージ（２）に印加され、この第１の変換ステージは入力信号をおおまかに表すデジタル出力（３）と、続いて確率的変換ステージ（５）に印加される誤差信号（４）とを生成する。この場合において、両方のステージの出力は、アナログ入力信号のデジタル化バージョン（６）を得るために組み合わされる。

第１の変換ステージは例えば、逐次近似レジスタ（ＳＡＲ）型Ａ／Ｄ変換器として実施されてもよい。ＳＡＲ動作の複数のサイクルは、あるビット長のデジタル出力ワードと、この第１の変換ステージにおいて生じた誤差を表す残差電圧とを発生する。この場合において、残差は第２の確率的変換ステージにおいて量子化される。最後に、２つのフェーズからの結果は加算されて、最終の出力が生成される。

第１の変換ステージはまた、パイプライン型Ａ／Ｄ変換器としても実施可能である。この場合において、この第１のステージそれ自身は、複数のパイプラインステージからなり、各パイプラインステージは、あるビット長のデジタル出力ワード及び当該ステージにおいて生じた誤差を表す残差電圧を発生する。この場合において、最終のパイプラインステージの残差電圧は、第２の確率的変換ステージにおいて量子化されることができる。最後に、複数のパイプラインステージ及び第２の確率的ステージのデジタル結果は加算されて、最終の出力が生成される。

一般に、確率的変換ステージは任意のＡＤＣのアーキテクチャに応用可能であり、ここで、小さな入力信号（即ち、比較器雑音の大きさのオーダーの信号）は、低電力で高精度を有して量子化される必要がある。

提案された確率的ステージは比較器雑音を利用する。この比較器雑音は、入力信号に加えられる等価ガウス雑音源により、正確に説明可能である。この場合において、二乗平均平方根（ＲＭＳ）比較器雑音の２つの値が図２に示されるように、ポジティブの比較器出力の確率が誤差関数に係る入力に依存するように、雑音と入力信号の和の符号は比較器出力を決定する。比較器雑音のために、比較器は誤った決定をすることが可能であり、すなわちポジティブの入力が印加されてもゼロを出力し、又はその逆が成り立つ。図２に示されるように、これは、入力が比較器しきい値に近いときに最も起こりやすい。多数の比較器出力の平均は印加された入力に対応する確率に収束するため、この入力は複数の比較器決定の平均を計算することにより推定可能である。これは確率的ＡＤＣの動作原理である。

従来、比較器は、速度及び信号対雑音比（ＳＮＲ）に対するＡＤＣの要求全体から導かれる決定時間及びＲＭＳ雑音に対する要求を有した与えられたＡＤＣにおいて、クリティカルな比較を解決するように設計される。背景技術の章で示されたように、この比較器は、単一のクリティカルなしきい値を識別できないことにより、従来技術の解決方法においては少なくとも２回の決定を行う必要がある。どのようにこの２倍のオーバーヘッドを避けることができるかは、ここに示される。

本発明において、単一の比較器が物理的にＭ個のより小さな比較器に分割され、分割された各比較器がそれぞれ√（Ｍ）倍高いＲＭＳ雑音を有し、同じ全電力消費を有するアーキテクチャが提案される。この場合において、これらＭ個の低電力比較器がクロック同期されると、Ｍが十分大きいならば、図２に示されるように、平均値の出力は印加された入力信号に対応する確率に収束する。この場合において、この印加された入力は、複数のポジティブの比較器決定の平均の計算により推定可能である。十分大きなＭに対して、そのような推定された推定値を用いて得られるＳＮＲは少なくとも、元のＭ倍大きな単一の比較器を用いた任意の推定値と同じ高さであることを示すことができる。

提案されたアプローチの利点は、雑音を有するＭ個の比較器の結果を組み合わせることにより、システムが、従来の比較器と同様に入力の符号だけでなく、入力の大きさも推定可能であるということである。それ故、従来のＡ／Ｄ変換器とは異なり、比較は、互いに異なる近い間隔を有した複数のしきい値に対して繰り返される必要はなく、従って、電力に対してクリティカルな比較における２倍の電力の浪費を避けることができる。比較器雑音がない状態においてはＭ個の比較器は同じ結果を返し、大きさの情報は得られないということに注意することが重要である。従って、比較器雑音は、提案された確率的ステージの動作において本質的である。

図３のフローチャートは、確率的フェーズの動作の実施形態を示す。まず、Ｍ個の比較器決定のセットが得られる。本質的な比較器雑音のために、これらの比較器決定は、複数の比較器に印加された入力信号に依存した統計的分布を表示する。平均値の決定は、複数の比較器決定の和をとり、Ｍで除算することにより自明に得られる。従って、得られた信号は、例えばルックアップテーブル又は区分的な線形近似を用いた図４に示される逆誤差関数の演算を実行するデジタルブロックの入力である。この場合において、この逆誤差関数の出力は、ＲＭＳ比較器雑音に対して正規化された差動入力のデジタル推定値である。

図５は、特定の入力での２つの異なる平均比較器出力の測定値に基づいたＲＭＳ雑音較正を例示し、比較器のＲＭＳ雑音は適合可能である。

この第２のステージのデジタル推定値を第１のステージのデジタル出力と正確に組み合わせるために、２つの信号は、正しい係数を用いて加算される必要がある。これは、確率的推定値を、第１のステージの最下位ビット（Least Significant Bit、ＬＳＢ）に対するＲＭＳ比較器雑音の比率を表すデジタル信号と乗算し、そしてこの乗算器の出力を第１のステージのデジタル出力と加算することにより達成可能である。実際には、例えばオフライン較正を行う間に比較器の２つの異なる既知の入力に対するポジティブの比較器出力の平均数を観測することにより、第１のステージのＬＳＢに対するＲＭＳ比較器雑音の比率を測定する必要がある。図５の例において、−１ＬＳＢ及び＋１ＬＳＢの入力が印加され、０．２及び０．８の平均値の出力がそれぞれ測定される。誤差関数を適合させることにより、ＲＭＳ雑音は１．１９ＬＳＢと推定できる。比較器雑音が例えば温度又は電圧の変化により変化するときのみ、このＲＭＳ雑音の測定ステップを繰り返す必要がある。

追加の例として、１．１９ＬＳＢの推定されたＲＭＳ比較器雑音を得るための上述の方法を用いて、較正された６４回の比較を用いた確率的変換システムを考える。−０．４３ＬＳＢの入力がこのシステムに印加されると、６４個のうち２０個の比較器はポジティブの結果を返し、平均値の出力は０．３１２５であろう。図６に示されるように、この場合において図４の逆誤差関数は、入力が近似的に−０．４９の標準偏差であると推定するために使用可能である。この結果を推定されたＲＭＳ雑音と乗算することにより、−０．５８３ＬＳＢの全体の入力推定値が得られる。この場合において、この推定値は第１のステージの結果に加算されて、変換誤差は０．４３ＬＳＢから０．１５３ＬＳＢに低減され、従って、雑音を有する６４回の比較及びいくつかの単純なデジタル処理の電力消費のみを費やしてＡＤＣ全体の正確さが向上する。上記の複数の数字は、確率的変換ステージの実施例の動作例を例示するためにのみに有用ということに注意することが重要である。与えられたＡＤＣにおける有効な分解能の向上は、計算のために、よりいっそう正確な統計的分析を必要とする。

ＳＡＲの第１のステージを用いた実施例のいくつかの詳細について考察する。図７を参照する。第１のステージにおいて、雑音（比較器オフセット又は不完全なセトリングも含む）による比較器誤差は、第１のフェーズのデジタル出力及び残差の両方を変化させる。残差が第２のフェーズにおいて正確に量子化可能であるならば、これらの誤差は有効に相殺される。後述されるように、第２のフェーズは、制限された範囲において正確に量子化することのみが可能であるため、第１のフェーズの設計は、残差がこの範囲内に収まることを確実にする必要がある。これは、第１のフェーズの比較器雑音、比較器オフセット及びセトリング時間に制限を課すが、これらの制限は、従来のＳＡＲ型変換器における場合よりはるかに厳しくなく、低電力の実施につながる。

確率的ＡＤＣに対する最も重要な選択は、比較器決定の数及びそれらのＲＭＳ雑音である。第２のフェーズにおける一定の比較器の電力に対して、比較器の数をＲＭＳ雑音の二乗で除算した値は一定である。このトレードオフの効果は、図８において、０．５ｍＶ及び１ｍＶのＲＭＳ比較器雑音をそれぞれ有する１６個及び６４個の比較器について例示される。より多くの数の比較器は入力範囲を広げ、低い推定値の広がりを用いた正確な推定が、より大きなデジタルの複雑性のコストで達成される。

図８において、比較器しきい値の周囲で、推定値の広がりが、１６個及び６４個の比較器のシナリオで同一であることに注意することは興味深い。この広がりを改善する唯一の方法は、確率的比較器に割り当てられる電力を増加させることである。図９に示すように、推定値の広がりは、４倍高い比較器の電力のコストで、与えられた雑音レベルの６４個の比較器の代わりに２５６個の比較器を用いることにより、半分にすることが可能である。

１ｍＶのＲＭＳ雑音を有する６４個の比較器決定が選択されたと仮定する。この選択は残差の範囲を制限し、第２のフェーズは、図８に示すように信頼性を有して量子化可能である。この場合において、第１のＳＡＲのフェーズは、残差信号がこれらの制限を超えないように設計される必要がある。

この例において、もう１つのアーキテクチャの選択は、どのようにこれらの複数の比較器決定が得られるかであり、連続して６４回だけ単一の比較器をクロック同期すること、並列に１回だけ６４個の比較器をクロック同期すること、又はこれらの２つの極端な場合における中間がある。第１のオプションは明らかに深刻な速度のペナルティを課すが、最小のハードウェアを必要とするであろう。後者のオプションは最速であるが、最も多くのハードウェアを必要とするであろうし、またかなりの量の比較器入力の静電容量を本システムに印可する。入力の静電容量、複雑さ、及び速度の間の妥協を発見する必要がある。

図１０は、１６個の比較器を４回だけクロック同期することにより得られる、１ｍＶの雑音を有する６４個の比較器を用いた、確率的ＡＤＣのモンテカルロシミュレーション結果を表す。一様に分配された比較器オフセットの１ｍＶを有する場合と有さない場合とが示される。

どのように複数の比較器決定が得られるかの選択はまた、比較器オフセットが第２のフェーズの性能に影響を与える方法に影響を与える。「単一の比較器」の場合において、比較器オフセットは、固定されたオフセットとして加えられ、第２のフェーズの有用な範囲が尊重される限りは性能に有害ではない。複数の比較器が用いられれば、これら複数の比較器の個々のオフセットは本質的に平均化され、各比較器が依然として「雑音がある」範囲において用いられる限りは、全体の影響は制限される。図１０は、１６個の比較器に一様に分配された比較器オフセットの１ｍＶの「典型的」例に対する比較器オフセットを示す。もしオフセットの広がりがＲＭＳ雑音の広がりよりもはるかに大きければ、比較器出力は主として、比較器雑音よりもむしろ比較器オフセットにより決定される。与えられたテクノロジーノードにおける比較器オフセットは典型的にＲＭＳ雑音よりも大きな大きさのオーダーであるため、確率的ステージにおける較正によりオフセットを人工的に低減させる必要がある。

本発明は特定の実施形態の参照によって例示されたが、本発明が前述の実施形態の例示の細部に限定されないこと、及び本発明が本発明の範囲から逸脱することなくさまざまな変更と修正を用いて実施可能であることは、当業者に明白であろう。本実施形態は従って、例示であって制限でないとしてあらゆる面において考えられる必要があり、前述の説明によるよりもむしろ添付の請求項により示されている発明の範囲及び請求項の均等の意味と範囲内に収まる全ての変更は従って、本発明に包含されることが意図される。言い換えると、基礎的な基本的原理の範囲内に収まりかつ基本的原理の特性がこの特許出願において請求されている任意及び全ての変更例、変形例、又は均等物をカバーすることは、熟慮されている。さらに、用語「備えている」又は「備える」が他の構成要素又はステップを除外しないこと、用語「１つ」が複数であることを除外しないこと、及びコンピュータシステム、プロセッサ又はもう１つの統合されたユニットなどの単一の構成要素が請求項において列挙されるいくつかの手段の機能を果たすことは、本特許出願の読者によって理解される。請求項におけるいかなる引用符号も、関係するそれぞれの請求項を限定するものとして解釈されるべきでない。用語「第１の」、「第２の」、「第３の」、「ａ」、「ｂ」、「ｃ」などは、明細書又は請求項において用いられるとき、類似の複数の構成要素又はステップを区別するために導入され、必ずしも一連の又は年代順の順序を説明しているのではない。同様に、用語「上部」、「下部」、「上の」、「下の」などは、記述的な目的のために導入され、相対的な位置を意味する必要はない。このように使用される用語は、適切な環境の下では置き換え可能であり、本発明の実施形態は、上で説明又は図示された１つ又は複数の実施形態とは異なる順序又は向きで、本発明に係る動作ができることが理解される必要がある。

Claims (9)

1. アナログ入力信号（１）を受信して、前記アナログ入力信号のデジタル表現（６）を出力するように構成されたアナログ−デジタル変換器回路であって、
   前記アナログ入力信号（１）を受信し、変換ビットの第１のセット（３）と、第１の完了信号（７）と、前記アナログ入力信号及び前記変換ビットの第１のセットにより表された信号の間の差を表す残差アナログ出力信号（４）とを発生するように構成された第１の変換器ステージ（２）と、
   前記第１の完了信号を受信し、クロック信号を発生するように構成されたクロック発生回路（８）と、複数の比較器であって、前記各比較器が前記残差アナログ出力信号及び共通参照電圧を受信するように構成され、前記クロック信号により動作されて複数の比較器決定を出力するように構成された複数の比較器と、前記複数の比較器決定を受信し、変換ビットの第２のセットを発生するように構成されたデジタル処理ステージ（９）とを備える第２の変換器ステージ（５）と、
   前記変換ビットの第１のセットと前記変換ビットの第２のセットとを組み合わせることにより、前記アナログ入力信号の前記デジタル表現を発生する手段とを備えるアナログ−デジタル変換器回路。
2. 前記第２のステージは、複数のクロックパルスをカウントし、前記複数のクロックパルスの数が与えられた値に達するときに前記クロック信号が発生される回数を制御するための第２の完了信号を発生するカウンタをさらに備える請求項１に記載のアナログ−デジタル変換器回路。
3. 前記変換ビットの第１のセットにより表される前記信号を発生するデジタル−アナログ変換器回路をさらに備える請求項１又は２に記載のアナログ−デジタル変換器回路。
4. 前記残差アナログ出力信号を発生する減算手段をさらに備える請求項１から３までのいずれか一項に記載のアナログ−デジタル変換器回路。
5. 前記第２の変換器ステージに備えられた前記デジタル処理ステージは、前記複数の比較器決定の平均値を決定し、前記平均値に対応する入力信号レベルを決定するように構成される請求項１から４までのいずれか一項に記載のアナログ−デジタル変換器回路。
6. 前記第１の変換器ステージは、逐次近似レジスタ型アナログ−デジタル変換器として実施される請求項１から５までのいずれか一項に記載のアナログ−デジタル変換器回路。
7. 前記第１の変換器ステージは、複数のパイプラインステージを備えるパイプライン型アナログ−デジタル変換器として実施され、これによって、前記残差アナログ出力信号は前記複数のパイプラインステージの最後のパイプラインステージの残差信号である請求項１から５までのいずれか一項に記載のアナログ−デジタル変換器回路。
8. アナログ入力信号（１）を前記アナログ入力信号のデジタル表現（６）に変換する方法であって、
   変換ビットの第１のセットと、前記アナログ入力信号及び前記変換ビットの第１のセットにより表される信号の間の差を表す残差アナログ出力信号（４）とを発生することにより、前記アナログ入力信号の第１の変換を実行するステップと、
   第１の完了信号（７）が発生されたときに、前記残差アナログ出力信号及び共通参照電圧信号を複数の比較器に印加し、前記複数の比較器はクロック信号により動作されて、複数の比較器決定を出力するステップと、
   変換ビットの第２のセットを発生することにより前記複数の比較器決定を処理するステップと、
   前記変換ビットの第１のセットと前記変換ビットの第２のセットとを組み合わせることにより、前記アナログ入力信号の前記デジタル表現を発生するステップとを含む方法。
9. 較正ステップは、前記複数の比較器の比較器雑音の指示を決定するように実行される請求項８に記載のアナログ入力信号を変換する方法。

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