CN203590202U - 抑制高速比较器火花码和亚稳态的电路结构 - Google Patents
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Abstract
本实用新型涉及高速模数转换器领域，尤其涉及FLASHADC模数转换器，具体为一种抑制高速比较器火花码和亚稳态的电路结构，其结构简单，降低编码复杂度，能够有效地抑制高速比较器火花码和亚稳态，其包括格雷码编码电路，格雷码编码电路包括输入端和输出端，格雷码编码电路的输入端包括多个二输入与非门，其特征在于，与格雷码编码电路的输出端最高位连接的二输入与非门的一个输入端接地、另一个输入端设置二输入或门，其他二输入与非门的输入端分别设置二输入或门，二输入或门的输出端连接二输入与非门的输入端。
Description
技术领域
本实用新型涉及高速模数转换器领域，尤其涉及FLASH ADC模数转换器，具体为一种抑制高速比较器火花码和亚稳态的电路结构。
背景技术
随着通信系统的时钟频率日益提高，模数转换器的时钟频率也随之增高，而FLASH ADC是实现超高速ADC的通用方法。FLASH ADC的性能主要取决于比较器，比较器的亚稳态输出和火花码的出现会直接影响FLASH ADC的性能。
比较器的亚稳态是造成转换误差的重要原因。比较器的响应时间与输入差分信号的幅值成反比，如果A/D转换器的输入信号的瞬时值与一个比较器的参考电压值很接近，则这个比较器在很长时间内不能稳定，就会出现亚稳态。
输入电压与各级比较器参考电压比较后，在比较器的输出端产生最初的比较结果，成为温度计码。由于各种非理想因素的存在，温度计码中可能出现1-0翻转，即比较器的输出为非单调，产生火花码。当比较器的速度比较快，输入端的电压比较小的时候，比较器的输出达到稳定的状态需要一定的时间，比较器的亚稳态效应就标定了比较器的这个指标。
比较器的另一个问题就是火花码，其原因是由于比较器的输出阵列不单调造成的，以十五位比较器输出码为例，分别记为t1，t2，t3，…，t14，t15，图1为传统的二进制编码方法，其可以抑制火花码，但是不能抑制比较器的不定态。在模数转换器中，比较器的输出为温度计码，用0000……1111…….来对应比较器的模拟输入。图2是一种把温度计码先转换成格雷码，然后再转换为二进制码，格雷码编码电路中包括二输入与非门2，反相器3，与非门4和同或门5，输入端设置八个二输入与非门，分别输入GND和t8、t4和t12、t10和t14、t2和t6、t13和t15、t9和t11、t5和t7、t1和t3，输出端输出四位格雷码d3d2d1d0，此种编码方式可以有效抑制亚稳态，但是格雷码编码的输出端是以比较器阵列的输出码为前提的，所以这种编码方式不能抑制火花码。
发明内容
为了解决上述问题，本实用新型提供了一种抑制高速比较器火花码和亚稳态的电路结构，其结构简单，降低编码复杂度，能够有效地抑制高速比较器火花码和亚稳态。
其技术方案是这样的：一种抑制高速比较器火花码和亚稳态的电路结构，其包括格雷码编码电路，所述格雷码编码电路包括输入端和输出端，所述格雷码编码电路的输入端包括多个二输入与非门，其特征在于，与所述格雷码编码电路的输出端最高位连接的所述二输入与非门的一个输入端接地、另一个输入端设置二输入或门，其他所述二输入与非门的输入端分别设置二输入或门，所述二输入或门的输出端连接所述二输入与非门的输入端。
其进一步特征在于，所述格雷码编码电路输入端包括八个所述二输入与非门；
所述二输入或门的两个输入端分别输入对应的所述格雷码电路的输入端的比较器输出码与所述比较器输出码的高一位输出码，输入所述比较器输出码最高位的二输入或门的另一个输入端接地。
采用本实用新型的结构后，每个格雷码编码电路的输入端处的二输入与非门处设置二输入或门，二输入或门的输出端连接格雷码编码电路的输入端，二输入或门的两个输入端分别连接格雷码电路输入端的比较器输出与比较器输出的高一位输出，通过二输入或门的设置，把比较器输入码中的火花码0用1来代替，比较器输出码通过或门的会重新输出温度计码，通过格雷码编码电路转换为格雷码，其结构简单，降低编码复杂度，能够有效地抑制高速比较器火花码和亚稳态。
附图说明
图1为传统二进制编码方法；
图2为格雷码编码电路；
图3为本发明电路示意图。
具体实施方式
见图3所示，以十五位比较器输出码为例，分别记为t1，t2，t3，…，t14，t15，格雷码输出端为四位格雷码d3d2d1d0，格雷码编码电路的输入端包括八个二输入与非门2-1、2-2、2-3、2-4、2-5、2-6、2-7、2-8，与格雷码编码电路的输出端最高位d3连接的二输入与非门2-1的一个输入端接地GND、另一个输入端连接二输入或门1-1的输出端，二输入或门1-1的输入端输入比较器输出码t8、t9，二输入与非门2-2的两个输入端分别连接二输入或门1-2、 1-3的输出端，二输入或门1-2的输入端输入比较器输出码t4、t5，输入或门1-3的输入端输入比较器输出码t13、t12，二输入与非门2-3的两个输入端分别连接二输入或门1-4、 1-5的输出端，二输入或门1-4的输入端输入比较器输出码t15、t14，输入或门1-5的输入端输入比较器输出码t11、t10，二输入与非门2-4的两个输入端分别连接二输入或门1-6、 1-7的输出端，二输入或门1-6的输入端输入比较器输出码t6、t7，输入或门1-7的输入端输入比较器输出码t2、t3，二输入与非门2-5的两个输入端分别连接二输入或门1-8、 1-9的输出端，二输入或门1-8的一个输入端输入比较器输出码t15、另一个输入端接地GND，输入或门1-9的输入端输入比较器输出码t14、t13，二输入与非门2-6的两个输入端分别连接二输入或门1-10、 1-11的输出端，二输入或门1-10的输入端输入比较器输出码t12、t11，输入或门1-11的输入端输入比较器输出码t10、t9，二输入与非门2-7的两个输入端分别连接二输入或门1-12、 1-13的输出端，二输入或门1-12的输入端输入比较器输出码t8、t7，输入或门1-13的输入端输入比较器输出码t6、t5，二输入与非门2-8的两个输入端分别连接二输入或门1-14、 1-15的输出端，二输入或门1-14的输入端输入比较器输出码t4、t3，输入或门1-15的输入端输入比较器输出码t2、t1。
下面的表格为当比较器输出码出现火花码的时候，本发明的抑制效果
本实施例只列举了输出四位格雷码，输出也可以是三位格雷码或者五位格雷码或者更多位，相应的输入端的二输入与非门的数量也会随之变为四个、十六个或者更多，二输入或门的数量相应的为七个、三十一个或者更多，即输出N位格雷码时，相应的输入端的二输入与非门数量为2N-1，对应的二输入或门数量为2N-1。
Claims (3)
1.一种抑制高速比较器火花码和亚稳态的电路结构，其包括格雷码编码电路，所述格雷码编码电路包括输入端和输出端，所述格雷码编码电路的输入端包括多个二输入与非门，其特征在于，与所述格雷码编码电路的输出端最高位连接的所述二输入与非门的一个输入端接地、另一个输入端设置二输入或门，其他所述二输入与非门的输入端分别设置二输入或门，所述二输入或门的输出端连接所述二输入与非门的输入端。
2.根据权利要求1所述的一种抑制高速比较器火花码和亚稳态的电路结构，其特征在于，所述格雷码编码电路输入端包括八个所述二输入与非门。
3.根据权利要求1所述的一种抑制高速比较器火花码和亚稳态的电路结构，其特征在于，所述二输入或门的两个输入端分别输入对应的所述格雷码电路的输入端的比较器输出码与所述比较器输出码的高一位输出码，输入所述比较器输出码最高位的二输入或门的另一个输入端接地。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN105680832A (zh) * | 2014-12-08 | 2016-06-15 | 财团法人工业技术研究院 | 信号比较装置及其控制方法 |
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2013
- 2013-11-13 CN CN201320721475.0U patent/CN203590202U/zh not_active Expired - Lifetime
Cited By (2)
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| CN105680832A (zh) * | 2014-12-08 | 2016-06-15 | 财团法人工业技术研究院 | 信号比较装置及其控制方法 |
| CN105680832B (zh) * | 2014-12-08 | 2019-04-19 | 财团法人工业技术研究院 | 信号比较装置及其控制方法 |
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