CN107835022A - 一种适用于高速模数转换器的预处理时序控制电路 - Google Patents

Abstract

本发明提供了一种适用于高速模数转换器的预处理时序控制电路，包括判断逻辑单元、置位控制逻辑单元、采样判断逻辑单元、可编程延迟单元，其特征在于，判断逻辑单元接收比较输出信号并判断比较输出信号是否有效；置位控制逻辑单元接受所述判断逻辑单元控制进行逻辑置位；采样判断逻辑单元接收采样时钟信号，控制所述可编程延迟单元的延迟时间；可编程延迟单元接收采样判断逻辑单元发出的控制信号、所述判断逻辑单元的判断结果信号和静态控制信号，输出比较时钟。采用本发明的预处理时序控制电路可以自动延长高位置位时间，即置位电压的建立时间，保证置位电压的精度，提高模数转换器的线性度。

Description

一种适用于高速模数转换器的预处理时序控制电路

技术领域

本发明属于集成电路设计领域，尤其涉及一种适用于高速模数转换器的预处理时序控制电路。

背景技术

近年来，高速无线设备的发展成为驱动集成电路技术进步的重要推动力。典型的无线接收系统包括天线、混频器、模拟滤波器、模数转换器，数字滤波器以及降采样模块等等。其中模数转换器是连接模拟和数字系统的桥梁，它的性能直接影响了整体系统的线性度、功耗、带宽等关键技术指标。

相较于其他模数转换器的架构，逐次逼近型模数转换器不需要线性增益模块，更适合深亚微米工艺的演进路线，目前成为业界的研究热点。高速的逐次逼近型模数转换器通常采用异步时序逻辑，通过判断比较器的输出结果，自动置位对应的开关电容，进行下一位结果的比较。但在置位过程中，高位的开关电容可能会由于建立时间不足，而得到错误的比较结果，降低模数转换器的精度。

目前高速模数转换器的转换速率通常在100MHz以上，精度为8-14bit。以一个12bit、100MHz的模数转换器为例，通常采样时间至少为转换周期的20%，那么每位的比较时间只有0.667ns，如果采样冗余结构，或校准算法，还将存在冗余的比较周期，这一比较时间还将进一步缩短。因此需要将比较周期设计的尽量短，采样保证12bit输出。但由于高位具有较大的电容值，RC时间常数较大，过短的比较时间会导致高位信号建立不完整，大大降低模数转换器的精度。

发明内容

为了解决现有技术中存在的不足，本发明提出了一种新型的时序控制电路，延长高位的置位比较时间，从而保证模拟电压可以建立到更精确的电压值，得到正确的比较结果。

本发明提供了一种适用于高速模数转换器的预处理时序控制电路，包括判断逻辑单元、置位控制逻辑单元、采样判断逻辑单元、可编程延迟单元，其特征在于，

所述判断逻辑单元，其接收比较输出信号，并判断比较输出信号是否有效；

所述置位控制逻辑单元，其接受所述判断逻辑单元控制进行逻辑置位；

所述采样判断逻辑单元，其接收采样时钟信号，控制所述可编程延迟单元的延迟时间；

所述可编程延迟单元，其接收采样判断逻辑单元发出的控制信号、所述判断逻辑单元的判断结果信号和静态控制信号，输出比较时钟。

进一步地，所述判断逻辑单元，其根据对比较输出信号的有效性判断结果，控制置位控制逻辑单元的逻辑置位。

进一步地，所述采样判断逻辑单元在每位置位的同时接收采样时钟信号，判断采样结束时刻，在采样结束的前N个置位周期内，动态控制可编程延迟单元的延迟时间，其中N最小值为0，最大值为置位周期总数。

进一步地，当所述采样判断逻辑单元接收的采样信号对应于置位控制逻辑模块的置位信号时，增加所述可编程延迟单元的延迟时间。

一种高速模数转换器，其特征在于，所述高速模数转换器，包括本发明所述的适用于高速模数转换器的预处理时序控制电路。

本发明的预处理时序控制电路并不只限于高位和次高位。

本发明的预处理时序控制电路可以自动延长高位置位时间，即置位电压的建立时间，保证置位电压的精度，提高模数转换器的线性度。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：

图1为根据本发明的适用于高速模数转换器的预处理时序控制电路；

图2为根据本发明的高速模数转换器原理框图；

图3为采用本发明的预处理时序控制电路实现的效果示意图。

具体实施方式

以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。

图1为根据本发明的适用于高速模数转换器的预处理时序控制电路，如图1所示，本发明的适用于高速模数转换器的预处理时序控制电路，包括，判断逻辑单元11、置位控制逻辑单元12、采样判断逻辑单元13，以及可编程延迟单元14，其中，

判断逻辑单元11，其接收来自比较器的比较输出信号，对比较输出信号的有效性进行判断，并根据判断结果控制置位控制逻辑单元12的置位；

置位控制逻辑单元12，其接收判断逻辑单元11的控制，进行逻辑置位；本发明的置位控制逻辑单元12，其包括高位置位控制逻辑模块、次高位置位控制逻辑模块、次低位置位控制逻辑模块、低位置位控制逻辑模块等从高位至低位多个置位控制逻辑模块；

采样判断逻辑单元13，其接收采样时钟信号，判断采样结束时刻，并根据采样结束时刻动态控制可编程延迟单元14的延迟时间；

可编程延迟单元14，其接收来自采样判断逻辑单元13动态控制信号、判断逻辑单元11的判断结果信号，以及外部静态控制信号，生成比较器所需的比较时钟。

预处理时序控制电路的工作原理如下：

首先，判断逻辑单元11，接收比较输出信号，判断比较输出信号是否有效，如果比较输出信号有效，判断逻辑单元11控制置位控制逻辑单元12的高位到低位的依次置位。在每位置位的同时，采样判断逻辑单元13接收采样时钟信号，判断采样结束时刻，在采样结束的前N个置位周期内，可以控制可编程延迟单元14的延迟，自动拉长可编程延迟单元14的延迟，次高位也可具有相似的工作过程，并不只限于高位和次高位。本发明的适用于高速模数转换器的预处理时序控制电路可以使高位的主次逼近时序控制自动延迟比较时钟的输出，即延迟高位的置位时间，使置位电压建立到更理想的电压。但是由于本发明的时序控制电路只延迟高位的置位时间，并不会延长所有位数的置位时间，因此可以将低位的置位时间设计至非常短的值，不会影响整体的转换速率。

图2为根据本发明的高速模数转换器原理框图，如图2所示，本发明的高速模数转换器包括高精度采样开关、开关电容阵列、高速比较器、时序控制电路、锁存/解码模块几部分。在工作过程中，高精度采样开关采样差分输入信号，并将采样的电压输出至开关电容阵列保持，高速比较器根据开关电容阵列的保持结果比较出输出信号，比较输出信号传递给主次逼近时序控制电路，并产生比较时钟和置位控制信号，比较时钟控制高速比较器进行下一位信号的比较，置位控制信号置位开关电容阵列，为下一位信号比较做准备，锁存和解码模块将置位控制信号锁存，并解码成后续数字系统可以分析的多位数字输出信号。

图3为采用本发明的预处理时序控制电路实现的效果示意图，如图3所示，在采样阶段，高精度采样开关采样VIP输入信号至V0，在高位置位阶段，如果采用传统的时序控制电路，D11-D7具有相等的置位周期1，那么置位电压只能保持在V1，与理想值V0有较大的差异，会引起错误的比较结果。但采用本发明的新型时序控制电路，高位置位周期延长至2，则置位电压可以建立至V2，与理想值V0更加接近，从而得到正确的比较结果，保证模数转换器的精度。次高位的置位周期具有同样的工作原理，从3延长至4。需要说明的是，如果系统需要，或采样时间允许，可以自动调整多位置位周期，而不仅限于高位和次高位。

本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种适用于高速模数转换器的预处理时序控制电路，包括判断逻辑单元、置位控制逻辑单元、采样判断逻辑单元、可编程延迟单元，其特征在于，

所述判断逻辑单元，其接收比较输出信号，并判断比较输出信号是否有效；

所述置位控制逻辑单元，其接受所述判断逻辑单元控制进行逻辑置位；

所述采样判断逻辑单元，其接收采样时钟信号，控制所述可编程延迟单元的延迟时间；

所述可编程延迟单元，其接收采样判断逻辑单元发出的控制信号、所述判断逻辑单元的判断结果信号和静态控制信号，输出比较时钟。

2.根据权利要求1所述的适用于高速模数转换器的预处理时序控制电路，其特征在于，所述判断逻辑单元，其根据对比较输出信号的有效性判断结果，控制置位控制逻辑单元的逻辑置位。

3.根据权利要求1所述的适用于高速模数转换器的预处理时序控制电路，其特征在于，所述采样判断逻辑单元在每位置位的同时接收采样时钟信号，判断采样结束时刻，在采样结束的前N个置位周期内，动态控制可编程延迟单元的延迟时间，其中N最小值为0，最大值为置位周期总数。

4.根据权利要求3所述的适用于高速模数转换器的预处理时序控制电路，其特征在于，当所述采样判断逻辑单元接收的采样信号对应于置位控制逻辑模块的置位信号时，增加所述可编程延迟单元的延迟时间。

5.一种高速模数转换器，其特征在于，所述高速模数转换器，包括权利要求1-4中任一项所述的适用于高速模数转换器的预处理时序控制电路。