CN104601166B - 一种具有启动控制功能的延时锁相环电路 - Google Patents

Abstract

本发明公开了一种具有启动控制功能的延时锁相环电路，包括相位检测子电路、压控延时链、一阶滤波电容以及启动控制子电路；所述启动控制子电路初始化控制电压，控制电压落在所述压控延时链的延时控制电压的调节范围内；所述相位检测子电路单元根据基准时钟以及所述压控延时链的反馈时钟的相位关系，调节所述控制电压的值；调节后的所述控制电压经过所述一阶滤波电容滤波后，作为所述压控延时链的延时控制电压，对所述压控延时链进行控制。本发明的电路在电路工作之初设置合适的控制电压，使得压控延时链对基准时钟的时延为其调节范围的一半，充分利用了压控延时链提供的延时范围，并且加快了整个系统的锁定速度，同时本发明不会明显增大芯片面积。

Description

一种具有启动控制功能的延时锁相环电路

技术领域

本发明涉及延时锁相环技术领域，更具体涉及一种具有启动控制功能的延时锁相环电路。

背景技术

随着对芯片性能的需要不断增加，片内时钟分配质量和时钟延迟变得越来越重要，对抑制时钟偏移和抖动的要求越来越高。然而，不论这些抖动来自内部还是衬底或电源噪声，时钟频率和电路集成度的增加使得减小时钟的偏移和抖动变得更加困难。传统的时钟树无法保持片内高速时钟的精确同步。在微处理器、存储器接口和通信芯片中，一般采用锁相环(Phase Locked Loop,PLL)和延时锁相环DLL实现时钟同步的作用。

其中，PLL是一个高阶系统，设计复杂。对稳定工作十分重要的环路带宽会由于PVT波动而变化，导致系统出现不稳定问题。PLL中一个重要的模块是振荡器，用来产生和基准时钟锁定的高频时钟。这部分电路对电源噪声、工艺波动和工作环境均很敏感。压控振荡器(Voltage Controlled Oscillator,VCO)的输出时序在多个震荡周期内存在抖动积累，导致产生大于原始输入相位差的相位误差，并且该误差会一直存在。另一方面，PLL需要复杂的二阶低通滤波器。

延时锁相环DLL相比于锁相环PLL具有几方面优势。DLL是一阶环路系统，在一阶滤波器中只需要一个电容，相比于高阶PLL，DLL更加稳定。DLL不存在环路振荡器并且易于设计实现。另外，DLL相比于PLL具有更好的抖动特性，因为电源和衬底感应的相位误差、抖动不会在多个时钟周期内累积；此外，相比于PLL，DLL具有更好的抗噪声特性。因此，DLL广泛应用于各种时钟生成电路中，包括时钟数据恢复电路、多相时钟产生电路、高速收发机和微处理器中的倍频电路。快速发展的移动终端设备要求DLL能够快速的调整延时控制电压，以实现快速锁相的目的，同时不至于大面积的增加芯片版图。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是如何提高延时锁相环的锁相速度，同时保证芯片面积不会大幅度增加。

(二)技术方案

为了解决上述技术问题，本发明提供了一种具有启动控制功能的延时锁相环电路，包括相位检测子电路、压控延时链、一阶滤波电容，以及启动控制子电路；

所述启动控制子电路初始化控制电压，所述控制电压落在所述压控延时链的延时控制电压的调节范围内；所述相位检测子电路单元根据基准时钟以及所述压控延时链的反馈时钟的相位关系，调节所述控制电压的值；所述控制电压经过所述一阶滤波电容滤波后，作为所述压控延时链的延时控制电压，对所述压控延时链进行控制；

其中，所述启动控制电路包括第一PMOS晶体管Mp1、第二PMOS晶体管Mp2、第一NMOS晶体管Mn1、第二NMOS晶体管Mn2、第三NMOS晶体管Mn3以及反相器Inv0；所述第一PMOS晶体管Mp1的栅极接地，所述第一PMOS晶体管Mp1的源极接电源电压，所述第二PMOS晶体管Mp2的栅极接所述第一PMOS晶体管Mp1的漏极；所述第一NMOS晶体管Mn1的栅极接所述第一PMOS晶体管Mp1的漏极，所述第一NMOS晶体管Mn1的源极和漏极均接地；所述第二NMOS晶体管Mn2的栅极和漏极均连接所述第一PMOS晶体管Mp1的漏极，所述第二NMOS晶体管Mn2的源极接地；所述第三NMOS晶体管Mn3的漏极接所述第一PMOS晶体管Mp1的漏极，所述反相器Inv0的输入端接所述第一PMOS晶体管Mp1的漏极，所述反相器Inv0的输出端接所述第三NMOS晶体管Mn3的栅极，所述第三NMOS晶体管Mn3的源极接所述第二PMOS晶体管Mp2的源极，所述第二PMOS晶体管Mp2的漏极接地；所述一阶滤波电容的一端接所述第三NMOS晶体管Mn3的源极，另一端接地；所述第三NMOS晶体管Mn3的源极连接所述控制电压。

优选地，所述控制电压经过所述启动控制子电路后，初始化的电压值为所述压控延时链的延时控制电压调节范围的中点值。

优选地，所述反相器Inv0的阈值翻转电压为所述压控延时链的延时控制电压调节范围的中点值。

优选地，所述相位检测子电路包括鉴相器单元和电荷泵单元，用于检测所述基准时钟与所述压控延时链的反馈时钟的相位关系，若所述基准时钟的相位超前与所述反馈时钟的相位，则增大所述控制电压；若所述基准时钟的相位落后于所述反馈时钟的相位，则减小所述控制电压。

优选地，所述压控延时链由N个相同的延时单元依次串联构成，其输入为所述基准时钟，其最后一级所述延时单元的输出信号为所述反馈时钟。

优选地，每一所述延时单元均连接所述延时控制电压。

(三)有益效果

本发明提供了一种具有启动控制功能的延时锁相环电路，本发明的电路在电路工作之初设置合适的控制电压，使得压控延时链对基准时钟的时延为其调节范围的一半，充分利用了压控延时链提供的延时范围，并且加快了整个系统的锁定速度，同时本发明不会明显增大芯片面积。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的一个较佳实施例的一种具有启动控制功能的延时锁相环电路的结构示意图；

图2为本发明的一个较佳实施例的启动控制子电路的电路图；

图3为图2所示启动控制子电路的功能说明示意图；

图4为图2所示启动控制子电路在电路工作过程中的仿真结果示意图；

图5为图1所示电路仿真输出结果示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步详细描述。以下实施例用于说明本发明，但不能用来限制本发明的范围。

图1为本发明的一个较佳实施例的一种具有启动控制功能的延时锁相环电路的结构示意图；所述具有启动控制功能的延时锁相环电路，包括相位检测子电路、压控延时链、一阶滤波电容，以及启动控制子电路；所述启动控制子电路初始化控制电压，所述控制电压落在所述压控延时链的延时控制电压的调节范围内；所述相位检测子电路单元根据基准时钟以及所述压控延时链的反馈时钟的相位，调节所述控制电压的值；所述控制电压经过所述一阶滤波电容滤波后，作为所述压控延时链的延时控制电压，对所述压控延时链进行控制。

其中，所述启动控制电路包括第一PMOS晶体管Mp1、第二PMOS晶体管Mp2、第一NMOS晶体管Mn1、第二NMOS晶体管Mn2、第三NMOS晶体管Mn3以及反相器Inv0；所述第一PMOS晶体管Mp1的栅极接地，所述第一PMOS晶体管Mp1的源极接电源电压，所述第二PMOS晶体管Mp2的栅极接所述第一PMOS晶体管Mp1的漏极；所述第一NMOS晶体管Mn1的栅极接所述第一PMOS晶体管Mp1的漏极，所述第一NMOS晶体管Mn1的源极和漏极均接地；所述第二NMOS晶体管Mn2的栅极和漏极均连接所述第一PMOS晶体管Mp1的漏极，所述第二NMOS晶体管Mn2的源极接地；所述第三NMOS晶体管Mn3的漏极接所述第一PMOS晶体管Mp1的漏极，所述反相器Inv0的输入端接所述第一PMOS晶体管Mp1的漏极，所述反相器Inv0的输出端接所述第三NMOS晶体管Mn3的栅极，所述第三NMOS晶体管Mn3的源极接所述第二PMOS晶体管Mp2的源极，所述第二PMOS晶体管Mp2的漏极接地；所述一阶滤波电容的一端接所述第三NMOS晶体管Mn3的源极，另一端接地；所述第三NMOS晶体管Mn3的源极连接所述控制电压，如图2所示。

所述控制电压经过所述启动控制子电路初始化的电压值为所述压控延时链的延时控制电压调节范围的中点值。所述反相器Inv0的阈值翻转电压为所述压控延时链的延时控制电压调节范围的中点值，保证压控延时链VCDL对输入基准信号的延时不论增大还是减小均具有较宽的可调范围，充分利用VCDL提供的延时范围，加快锁定速度，如图3所示。

所述启动控制子电路在电路开始工作之初，将控制电压置为VCDL延时控制电压调节范围的中点；此后，VCDL延时控制电压Vc由DLL相位检测子电路调节。启动控制子电路的引入可以保证VCDL对输入基准时钟CLK的时延不论增加还是减小都具有较大的调节范围，也加快了整个系统的锁定速度。

所述相位检测电路包括鉴相器单元和电荷泵单元，用于检测所述基准时钟与所述压控延时链的反馈时钟的相位关系，若所述基准时钟的相位超前与所述反馈时钟的相位，则增大所述控制电压；若所述基准时钟的相位落后于所述反馈时钟的相位，则减小所述控制电压。所述相位检测子电路综合了鉴相器和电荷泵的功能，其输出信号经过一阶滤波电容后得到调节VCDL延时控制电压Vc。

所述压控延时链VCDL包括N个完全相同的延时单元(N＝1，2，3……)，其输入为基准时钟信号CLK，CLK经过每一级延时单元后产生一定相位的延迟。DLL的输出信号CLK360是CLK经过N级延时单元之后的输出，CLK和CLK360两个时钟信号之间存在360°的相位差，即输入和输出具有完全一致的相位关系，完成时钟同步。当DLL处于锁定状态时，输入基准时钟CLK与反馈时钟CLK360的相位一致，实现输入和输出时钟信号的同步，如图5所示。VCDL对输入基准时钟CLK的延时与延时控制电压Vc的变化正相关。

优选地，所述压控延时链由八个相同的延时单元依次串联构成，其输入为所述基准时钟，其最后一级所述延时单元的输出信号为所述反馈时钟。每一所述延时单元均连接所述延时控制电压。

启动控制子电路中的NMOS管Mn1的源极、漏极和衬底相连并接到地电平，被用作电容使用，相比于传统电容，该实现方式可以节省版图面积。通过调节反相器Inv0中PMOS和NMOS的尺寸关系，使得其阈值翻转电压为VCDL延时控制电压调节范围的中间电压值。

启动控制子电路的工作过程是在电源上电之前VDD＝0，二极管接法的NMOS晶体管Mn2泄放掉位置A处的电荷，使其电压置为0V。A处的0V电压将PMOS管Mp2导通，使得位置C处的电压也下降为0V。小尺寸晶体管Mn2和Mp2起到初始化电路的作用。当电路上电之后，常导通的PMOS管Mp1开始对电容Mn1充电，A点的电压增加。电容Mn1的电容值大于环路的滤波电容C0，上电之后将该电容电压充到电源电压需要一段时间。通过调节反相器Inv0的阈值翻转电压为VCDL控制电压调节范围的中间电压Vcmid。A点在未达到Inv0的逻辑阈值Vc0之前B点是高电平，Mn3会导通，C点会随着A点电平的上升而上升。直到A点达到Inv0的逻辑阈值Vc0，B点变为低，Mn3截止。C点获得初始Vc电压，约为Inv0的逻辑阈值Vc0。此后，A点的电压被充电至电源电压，PMOS管Mp2和NMOS管Mn3均处于关闭状态。整个DLL启动控制子电路的工作过程中，DLL相位检测子电路是比较慢的。当压控延时链初始控制Vc0产生之后，启动电路关闭，检测子电路开始工作，之后的Vc由检测子电路给出。

图4所示为启动控制电路的仿真结果，上电之前A点和C点的电压均为0V，上电之初B点的电压迅速上升为电源电压，A点电压从0V不断增大，当A点电压达到反相器Inv0的阈值翻转点时，B点的电压下降为0V，并一直维持0V的状态。上电之后，C点的控制电压Vc从0V跟随A点电压不断升高，直至达到反相器Inv0的阈值翻转电压(即VCDL控制电压Vc可变范围的中间电压值)。例如本实施例在中芯国际65nmCMOS工艺下实现，VCDL控制电压Vc的调节范围设定为0—0.9V，所以VCDL的初始控制电压设置为0.45V。

本发明公开的电路利用启动控制子电路在电路上电之初快速地将压控延时链VCDL的延时控制电压设置为其控制电压调节范围的中点，其后，相位检测电路在初始控制电压的基础上对VCDL的延时控制电压进行调节，最终实现环路锁定。本发明不仅充分利用了VCDL的延时调节范围也加快了电路的锁定速度。

以上实施方式仅用于说明本发明，而非对本发明的限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行各种组合、修改或者等同替换，都不脱离本发明技术方案的精神和范围，均应涵盖在本发明的权利要求范围当中。

Claims (6)

1.一种具有启动控制功能的延时锁相环电路，包括相位检测子电路、压控延时链以及一阶滤波电容，其特征在于，还包括启动控制子电路；

所述启动控制子电路初始化控制电压，所述控制电压处于所述压控延时链的延时控制电压的调节范围内；所述相位检测子电路单元根据基准时钟以及所述压控延时链的反馈时钟的相位关系，调节所述控制电压的值；调节后的所述控制电压经过所述一阶滤波电容滤波后，作为所述压控延时链的延时控制电压，对所述压控延时链进行控制；

其中，所述启动控制子电路包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管以及反相器；所述第一PMOS晶体管的栅极接地，所述第一PMOS晶体管的源极接电源电压，所述第二PMOS晶体管的栅极接所述第一PMOS晶体管的漏极；所述第一NMOS晶体管的栅极接所述第一PMOS晶体管的漏极，所述第一NMOS晶体管的源极和漏极均接地；所述第二NMOS晶体管的栅极和漏极均连接所述第一PMOS晶体管的漏极，所述第二NMOS晶体管的源极接地；所述第三NMOS晶体管的漏极接所述第一PMOS晶体管的漏极，所述反相器的输入端接所述第一PMOS晶体管的漏极，所述反相器的输出端接所述第三NMOS晶体管的栅极，所述第三NMOS晶体管的源极接所述第二PMOS晶体管的源极，所述第二PMOS晶体管的漏极接地；所述一阶滤波电容的一端接所述第三NMOS晶体管的源极，另一端接地；所述第三NMOS晶体管的源极输出所述控制电压。

2.根据权利要求1所述的具有启动控制功能的延时锁相环电路，其特征在于，所述控制电压经过所述启动控制子电路初始化的电压值为所述压控延时链的延时控制电压调节范围的中点值。

3.根据权利要求2所述的具有启动控制功能的延时锁相环电路，其特征在于，所述反相器的阈值翻转电压为所述压控延时链的延时控制电压调节范围的中点值。

4.根据权利要求3所述的具有启动控制功能的延时锁相环电路，其特征在于，所述相位检测子电路包括鉴相器单元和电荷泵单元，用于检测所述基准时钟与所述压控延时链的反馈时钟的相位关系，若所述基准时钟的相位超前于所述反馈时钟的相位，则增大所述控制电压；若所述基准时钟的相位落后于所述反馈时钟的相位，则减小所述控制电压。

5.根据权利要求4所述的具有启动控制功能的延时锁相环电路，其特征在于，所述压控延时链由N个相同的延时单元依次串联构成，其输入为所述基准时钟，其最后一级所述延时单元的输出信号为所述反馈时钟。

6.根据权利要求5所述的具有启动控制功能的延时锁相环电路，其特征在于，每一所述延时单元的电压控制端均连接所述第三NMOS晶体管的源极。