KR101831228B1 - 멀티 클럭 제너레이터 - Google Patents

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KR101831228B1
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Abstract

제1 VCO 출력 클럭 및 상기 제1 VCO 출력 클럭과 180도 위상차를 갖는 제2 VCO 출력 클럭을 생성하는 VCO; 및 상기 제1 VCO 출력 클럭의 에지시 제1상태에서 제2 상태로 변화하고, 상기 제2 VCO 출력 클럭의 에지시 상기 제2 상태에서 상기 제1 상태로 변화하는 클럭을 생성하는 듀티 사이클 회로를 포함하는 멀티 클럭 제너레이터가 개시된다.

Description

멀티 클럭 제너레이터{MULTI CLOCK GENERATOR}
본 발명은 듀티 사이클 보정이 가능한 멀티 클럭 제너레이터에 관한 것이다.
도 1 a 은 종래의 Symmetrical exclusive OR(SXOR)를 이용한 듀티 사이클 보정 회로를 도시한 도면이다. 도 1 a를 참조하면 종래의 듀티 사이클 보정 회로는 제1 VCO 출력 클럭(fp0)와 제1 VCO 출력 클럭(fp0)과 180도 위상 차를 갖는 제2 VCO 출력 클럭(fp180)을 입력 받고, SXOR를 이용하여 듀티비가 50:50인 클럭(CLK)을 출력한다. 도 1 b는 도 1 a에 도시된 듀티 사이클 보정 회로의 동작을 나타난 다이어그램이다. 도 1 b의 좌측 다이어그램은 듀티 사이클 보정 회로에 초기 값이 없는 상태에서 동작을 나타내며, 우측 다이어그램은 듀티 사이클 보정 회로에 초기 값이 존재하는 상태에서 동작을 나타낸다. 도 1 b에 도시된 다이어그램을 참조하면, 도 1 a에 도시된 듀티 사이클 보정 회로는 입력되는 신호와 동일한 주파수를 가지며 50:50의 듀티비를 갖는 클럭(CLK)을 출력함을 확인할 수 있다. 그러나, 도 1 a에 도시된 듀티 사이클 보정 회로는 동일한 신호가 입력되더라도 회로 내부의 초기 값에 따라 180도의 위상차를 갖는 클럭(CLK)가 출력되는 문제가 있다.
따라서, 본 발명은 출력되는 클럭(CLK)이 듀티 사이클 보정 회로의 초기 값에 영향을 받지 않는 듀티 사이클 보정 기술을 제공하는데 목적이 있다.
또한, 본 발명은 듀티비가 50:50인 클럭을 생성하는 기술을 제공하는데 목적이 있다.
또한, 본 발명은 다 상의 클럭을 생성하는 기술을 제공하는데 목적이 있다.
본 발명의 일 측면에 따르면, 신호를 입력 받고, 입력된 신호와 동일한 주파수를 갖는 제1 VCO 출력 클럭 및 상기 제1 VCO 출력 클럭과 180도 위상차를 갖는 제2 VCO 출력 클럭을 생성하는 VCO; 및 상기 제1 VCO 출력 클럭의 에지시 제1상태에서 제2 상태로 변화하고, 상기 제2 VCO 출력 클럭의 에지시 상기 제2 상태에서 상기 제1 상태로 변화하는 클럭(CLK)을 생성하는 듀티 사이클 회로를 포함하는 멀티 클럭 제너레이터가 제공된다.
본 발명의 다른 실시예에 따르면, 듀티 사이클 회로는 제1 VCO 출력 클럭을 입력 받고, 클럭(CLK)을 출력하는 클럭 신호 출력부; 및 제2 VCO 출력 클럭을 입력 받고, 클럭 신호 출력부에 입력되는 리셋 신호를 생성하는 리셋 신호 생성부를 포함할 수 있다.
또한, 클럭 신호 출력부는 데이터 단에 하이가 입력되고, 클럭 단에 제1 VCO 출력 클럭이 입력되며, 리셋 단에 리셋 신호가 입력되는 제1 플립플롭을 포함할 수 있다.
또한, 클럭 신호 출력부는 제1 플립플롭에 입력되는 제1 VCO 출력 클럭을 지연시키는 지연기를 포함할 수 있다.
또한, 리셋 신호 발생부는 데이터 단에 하이가 입력되고, 클럭 단에 제2 VCO 출력 클럭이 입력 되고, 리셋 단에 리셋 신호 발생부의 출력이 입력되는 제2 플립플롭을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 듀티 사이클 회로는 상기 제1 VCO 출력 클럭을 입력 받고, 클럭(CLK)을 출력하는 클럭 신호 출력부; 및 상기 제2 VCO 출력 클럭을 입력 받고, 상기 클럭 신호 출력부에 입력되는 셋 신호를 생성하는 셋 신호 생성부를 포함할 수 있다.
또한, 클럭 신호 출력부는 데이터 단에 로우가 입력되고, 클럭 단에 상기 제1 VCO 출력 클럭이 입력되며, 셋 단에 셋 신호가 입력되는 제3 플립플롭을 포함할 수 있다.
또한, 클럭 신호 출력부는 제3 플립플롭에 입력되는 제2 VCO 출력 클럭을 지연시키는 제3 지연기를 더 포함할 수 있다.
또한, 셋 신호 발생부는 데이터 단에 로우가 입력되고, 클럭 단에 제2 VCO 출력 클럭이 입력 되고, 셋 단에 셋 신호 발생부의 출력이 입력되는 제4 플립플롭을 포함할 수 있다.
또한, 셋 신호 발생부는 제4 플립플롭의 출력을 지연시키는 제4 지연기를 더 포함할 수 있다.
본 발명의 실시예에 따르면 듀티 사이클 보정 회로의 초기 값에 영향을 받지 않는 클럭을 생성하는 것이 가능하게 된다.
또한, 본 발명의 다른 실시예에 따르면 듀티비가 50:50인 클럭을 생성하는 것이 가능하게 된다.
또한, 본 달명의 다른 실시에에 따르면 다 상의 클럭을 생성하는 것이 가능하게 된다.
도 1 a 및 도 1 b는 종래 듀티 사이클 보정 회로를 설명하기 위한 도면.
도 2는 본 발명의 일 실시예에 따른 멀티 클럭 제너레이터를 포함하는 PLL의 블록도.
도 3 내지 도 5은 본 발명의 일 실시예에 따른 전압 제어 발진기를 설명하기 위한 도면.
도 6은 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로의 구조를 나타낸 도면.
도 7은 도 6에 도시된 듀티 사이클 보정 회로의 동작을 설명하기 위한 다이어그램.
도 8은 본 발명의 다른 실시예에 따른 듀티 사이클 보정 회로의 구조를 나타낸 도면.
도 9은 도 7에 도시된 듀티 사이클 보정 회로의 동작을 설명하기 위한 다이어그램.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서 및 청구항에서 사용되는 단수 표현은, 달리 언급하지 않는 한 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 명세서에서는 멀티 클럭 제너레이터의 명확한 설명을 위해서, 다상의 클럭을 생성할 수 있는 멀티 클럭 제너레이터를 포함하는 위상 고정 루프(PLL, Phases-Locked Loop)를 예시로 설명한다.
도 2는 본 발명의 일 실시예에 따른 멀티 클럭 제너레이터를 포함하는 PLL의 블록도이다.
도 2를 참조하면, PLL은 분주기(Divider, 210), 위상 검출기(Phase Detector, 220), 차지 펌프(Charge Pump, 230), 루프 필터(Loop Filter, 240) 및 멀티 클럭 제너레이터(250)를 포함한다. 또한, 멀티 클럭 제너레이터(250)는 전압 제어 발진기(Voltage Controlled Oscillator, 251) 및 듀티 사이클 보정 회로(252)를 포함한다. 분주기(Divider, 210)는 PLL의 출력 신호를 분주하여 낮은 주파수의 신호로 변환한다. 위상 검출기(Phase Detector, 220)는 기준 신호와 분주된 PLL 출력 클럭을 입력 받고, 양자의 위상차 정보를 포함하는 펄스 신호를 출력한다. 차지 펌프(Charge Pump, 230)는 펄스 신호를 입력 받고, 입력된 펄스 신호에 따라 루프 필터(Loop Filter, 240)에 인가되는 전류의 량을 제어한다. 루프 필터(Loop Filter, 240)는 차지 펌프(Charge Pump, 230)의 출력 전류를 입력 받고, 전압 제어 발진기(Voltage Controlled Oscillator, 251)를 제어하기 위한 제어 전압을 출력한다. 또한, 루프 필터(Loop Filter, 240)는 펄스 신호에 포함될 수 있는 고주파 등의 잡음을 제거할 수 있다. 전압 제어 발진기(Voltage Controlled Oscillator, 251)는 제어 전압을 입력 받고, 입력된 제어 전압에 따라 상호간 위상차를 갖는 복수의 VCO 출력 클럭을 출력한다. 예를 들어, 도 2에서 전압 제어 발진기(Voltage Controlled Oscillator, 251)는 상호간에 60도 위상차를 갖는 6개의 VCO 출력 클럭을 출력한다. 듀티 사이클 보정 회로(252)는 상호간에 위상차를 갖는 VCO 출력 클럭을 입력 받고, 입력된 VCO 출력 클럭을 이용하여 듀티 사이클이 보정된 클럭인 PLL 출력 클럭을 출력한다.
도 3 내지 도 5은 본 발명의 일 실시예에 따른 전압 제어 발진기를 설명하기 위한 도면이다.
도 3을 참조하면, 전압 제어 발진기(251)는 제어 신호(Vctrl)에 따라 입력 신호와 동일한 위상을 갖는 제1 VCO 출력 클럭(P0) 및 제1 VCO 출력 클럭(P0)과 180도 위상 차를 가지는 제2 VCO 출력 클럭(P180)를 출력하는 제1 셀(310), 제어 신호(Vctrl)에 따라 입력 신호와 120도 위상 차를 갖는 제3 VCO 출력 클럭(P120) 및 제3 VCO 출력 클럭(P120)과 180도 위상 차를 갖는 제4 VCO 출력 클럭(P300)를 출력하는 제2 셀(320) 및 제어 신호(Vctrl)에 따라 입력 신호와 240도 위상 차를 갖는 제5 VCO 출력 클럭(P240) 및 제5 VCO 출력 클럭(P240)과 180도 위상 차를 갖는 제6 VCO 출력 클럭(P60)를 출력하는 제3 셀(330)을 포함한다. 도 3에 도시된 전압 제어 발진기(251)는 예시적인 구조 이므로, 180도의 위상 차를 갖는 복수의 신호를 2개, 4개, 6개 등을 출력하는 구성으로도 구현될 수 있다. VCO 출력 클럭의 듀티비는 본 발명에 영향을 미치지 않으나, 본 발명의 명확한 설명의 위해, 이하, 2:1의 듀티비를 갖는 것을 예시로 설명한다.
도 4를 참조하면 도 3에 도시된 전압 제어 발진기(251)에서 출력되는 VCO 출력 클럭이 다이어그램으로 도시되어 있으며, 전압 제어 발진기의 출력 신호들은 2:1의 듀티비를 갖는다. 제1 VCO 출력 클럭(P0)는 온 타임 듀티비 2:1을 가지면 일정한 주기를 갖는 클럭 형태의 신호이다. 제2 VCO 출력 클럭(P120)는 제1 VCO 출력 클럭(P0)과 동일한 주파수 및 온 타임 듀티비를 가지나, 에지의 상승 및 하강이 제1 VCO 출력 클럭(P0) 보다 180도만큼 위상이 늦는다. 제3 VCO 출력 클럭(P60)는 제1 VCO 출력 클럭(P0)와 동일한 주파수 및 온 타임 듀티비를 가지나 에지의 상승 및 하강이 제1 VCO 출력 클럭(P0) 보다 60도만큼 위상이 늦는다. 제4 VCO 출력 클럭(P240)는 제3 VCO 출력 클럭(P60)와 동일한 주파수 및 온 타임 듀티비를 가지나, 에지의 상승 및 하강이 제3 VCO 출력 클럭(P60) 보다 180도 늦는다. 제5 VCO 출력 클럭(P120)는 제1 VCO 출력 클럭(P60)과 동일한 주파수 및 온 타임 듀티비를 가지나 에지의 상승 및 하강이 제1 VCO 출력 클럭(P60) 보다 위상이 120도만큼 늦는다. 제6 VCO 출력 클럭(P300)는 제5 VCO 출력 클럭(P120)와 동일한 주파수 및 온 타임 듀티비를 가지나 에지의 상승 및 하강이 제5 VCO 출력 클럭(P120) 보다 180도만큼 늦는다.
도 5를 참조하면, 도 3에 도시된 전압 제어 발진기에 포함된 셀의 예시적인 구조가 도시되어 있다. 셀은 소스 단이 VDD에 연결되고, 게이트 단이 드레인 단과 연결되며, 드레인단이 제1 출력단(out-)에 연결되는 제1 PMOS 트랜지스터, 드레인 단이 제1 PMOS 트랜지스터의 드레인 단과 연결되고, 게이트 단이 제1 입력단(in+)에 연결되는 제1 NMOS 트랜지스터, 소스 단이 VDD에 연결되고, 게이트 단이 드레인 단과 연결되며, 드레인단이 제2 출력단(out+)에 연결되는 제2 PMOS 트랜지스터, 드레인 단이 제2 PMOS 트랜지스터의 드레인 단과 연결되고, 게이트 단이 제2 입력단(in-)에 연결되는 제2 NMOS 트랜지스터 및 드레인 단이 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터의 소스 단과 연결되고, 게이트가 제어 신호 입력 단과 연결되며, 소스 단이 접지와 연결되는 제3 NMOS 트랜지스터를 포함한다.
도 6은 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로의 구조를 나타낸 도면이다.
도 6을 참조하면, 듀티 사이클 보정 회로(252)는 제1 VCO 출력 클럭(P0) 및 제1 VCO 출력 클럭(P0)와 180도 위상차를 갖는 제2 VCO 출력 클럭(P180)를 입력 받고, 제1 PLL 출력 클럭을 출력한다. 구체적으로, 듀티 사이클 보정 회로(252)는 제1 VCO 출력 클럭(P0)을 입력 받아 제1 PLL 출력 클럭을 출력하는 클럭 신호 출력부(610) 및 제2 VCO 출력 클럭(P180)을 입력 받아 클럭 신호 출력부(610)의 반전 리셋 단(reset)에 입력되는 리셋 신호(RST)를 생성하는 리셋 신호 발생부(620)를 포함한다.
클럭 신호 출력부(610)는 클럭 단에 제1 VCO 출력 클럭이 입력되고, 데이터 단(D)에 VDD 또는 하이(high) 신호가 입력되고, 반전 리셋 단(reset)에 리셋 신호 발생부(620)의 출력이 입력되어, 제1 PLL 출력 클럭을 출력하는 제1 플립플롭(611)을 포함한다. 여기서, 제1 플립플롭(611)은 D 플립플롭을 예시로 설명하였으나, 반드시 이에 한정되는 것은 아니다. 또한, 클럭 신호 출력부(610)는 제1 플립플롭(611)에 입력되는 제1 VCO 출력 클럭(P0)를 지연시키기 위한 제1 지연기(612)를 더 포함할 수 있다.
리셋 신호 발생부(620)는 클럭 단에 제2 VCO 출력 클럭(P180)가 입력되고, 데이터 단(D)에 VDD 또는 하이(high) 신호가 입력되고, 리셋 단(reset)에 리셋 신호 발생부(620)의 출력이 입력되는 제2 플립플롭(621)을 포함한다. 여기서 제2 플립플롭(621)은 D 플립플롭을 예시로 설명하였으나, 반드시 이에 한정되는 것은 아니다. 또한, 리셋 신호 발생부(620)는 플립플롭(621)의 출력을 지연시키기 위한 제2 지연기(622)를 더 포함할 수 있다.
또한, 제1 지연기(612)에 의한 지연 시간 t1 및 제2 지연기(622)에 의한 지연 시간 t2는 제1 플립플롭(611) 및 제2 플립플롭(621)의 딜레이를 고려하여 듀티비 50:50을 갖는 클럭(CLK)을 생성하기 위해 조절될 수 있으며, 이에 대한 구체적인 설명은 도 7을 참조하여 설명한다.
도 7은 도 6에 도시된 듀티 사이클 보정 회로의 동작을 설명하기 위한 다이어그램이다.
도 7을 참조하면, 클럭 신호 출력부(610)에 인가되는 제1 VCO 출력 클럭(P0), 리셋 신호 발생부(620)에 입력되는 제2 VCO 출력 클럭(P180), 리셋 신호 발생부(620)의 출력인 리셋 신호(RST), 클럭 신호 출력부(610)의 출력인 제1 PLL 출력 클럭의 파형이 도시되어 있다.
클럭 신호 출력부(610)에 입력되는 제1 VCO 출력 클럭(P0)가 로우에서 하이로 변화(상승 에지)하면, 제1 지연기(612)에 의한 지연 시간 t1 및 제1 플립플롭(611)에 입력된 제1 VCO 출력 클럭(P0)이 출력에 반영되는 지연 시간 CQ1이 경과한 후에, 제1 PLL 출력 클럭은 로우에서 하이로 변화한다.
리셋 신호 발생부(620)에 입력되는 제2 VCO 출력 클럭(P180)이 로우에서 하이로 변화(상승 에지)하면, 제2 플립플롭(621)에 입력된 제2 VCO 출력 클럭(P180)가 출력에 반영되는 지연 시간 CQ2 및 제2 지연기(622)에 의한 지연 시간 t2가 경과한 후에, 리셋 신호 발생부(620)의 출력인 리셋 신호가 하이에서 로우로 변화한다.
제1 플립플롭의 반전 리셋 단(reset)에 입력되는 리셋 신호가 하이에서 로우로 변화하면, 리셋 신호가 출력에 반영되는 지연 시간 RQ1이 경과한 후에, 제1 PLL 출력 클럭은 하이에서 로우로 변화한다.
또한, 도 7의 제1 PLL 출력 클럭의 파형을 살펴보면, 제1 지연기(612)에 의한 지연 시간 및 제2 지연기(622)에 의한 지연 시간은 아래 수학식1와 같은 관계를 만족해야, 듀티비 50:50을 갖는 클럭(CLK)가 생성될 수 있음을 확인할 수 있다.
[수학식 1]
t1 + CQ1 = CQ2 + t2 + RQ1
도 8은 본 발명의 다른 실시예에 따른 듀티 사이클 보정 회로의 구조를 나타낸 도면이다.
도 8을 참조하면, 듀티 사이클 보정 회로(252)는 제1 VCO 출력 클럭(P0) 및 제1 VCO 출력 클럭(P0)와 180도 위상차를 갖는 제2 VCO 출력 클럭(P180)를 입력 받고, 제1 PLL 출력 클럭을 출력한다. 구체적으로, 듀티 사이클 보정 회로(252)는 제1 VCO 출력 클럭(P0)를 입력 받아 클럭(CLK)을 출력하는 클럭 신호 출력부(810) 및 제2 VCO 출력 클럭(P180)를 입력 받아 클럭 신호 출력부(810)의 셋 단(set)에 입력되는 셋 신호(ST)를 생성하는 셋 신호 발생부(820)를 포함한다.
클럭 신호 출력부(810)는 클럭 단에 제1 VCO 출력 클럭(P0)가 입력되고, 데이터 단(D)에 GND 또는 로우(low) 신호가 입력되고, 셋 단(set)에 셋 신호 발생부(820)의 출력이 입력되어, 제1 PLL 출력 클럭을 출력하는 제3 플립플롭(811)을 포함한다. 여기서, 제1 플립플롭(811)은 D 플립플롭을 예시로 설명하였으나, 반드시 이에 한정되는 것은 아니다. 또한, 클럭 신호 출력부(810)는 제3 플립플롭(811)에 입력되는 제1 VCO 출력 클럭(P0)을 지연시키기 위한 제3 지연기(812)를 더 포함할 수 있다.
셋 신호 발생부(820)는 클럭 단에 제2 VCO 출력 클럭(P180)가 입력되고, 데이터 단(D)에 GND 또는 로우(low) 신호가 입력되고, 셋 단(set)에 셋 신호 발생부(820)의 출력이 입력되는 플립플롭(821)(이하, '제4 플립플롭')을 포함한다. 여기서 플립플롭(821)은 D 플립플롭을 예시로 설명하였으나, 반드시 이에 한정되는 것은 아니다. 또한, 셋 신호 발생부(820)는 플립플롭(821)의 출력을 지연시키기 위한 지연기(822)(이하, '제4 지연기')를 더 포함할 수 있다.
또한, 제3 지연기(812)에 의한 지연 시간 t3 및 제4 지연기에(822) 의한 지연 시간 t4는 제3 플립플롭(811) 및 제4 플립플롭(821)의 딜레이를 고려하여 듀티비 50:50을 갖는 클럭 신호를 생성하기 위해 조절될 수 있으며, 이에 대한 구체적인 설명은 도 9을 참조하여 설명한다.
도 9은 도 7에 도시된 듀티 사이클 보정 회로의 동작을 설명하기 위한 다이어그램이다.
도 9을 참조하면, 클럭 신호 출력부(810)에 인가되는 제1 VCO 출력 클럭(P0), 셋 신호 발생부(820)에 입력되는 제2 VCO 출력 클럭(P180), 셋 신호 발생부(820)의 출력인 셋 신호(ST), 클럭 신호 출력부(810)의 출력인 제1 PLL 출력 클럭의 파형이 도시되어 있다.
클럭 신호 출력부(810)에 입력되는 제1 VCO 출력 클럭(P0)가 로우에서 하이로 변화(상승 에지)하면, 제1 지연기(612)에 의한 지연 시간 t3 및 제3 플립플롭(811)에 입력된 제1 VCO 출력 클럭이 출력에 반영되는 지연 시간 CQ2이 경과한 후에, 클럭 신호는 하이에서 로우로 변화한다.
셋 신호 발생부(820)에 입력되는 제2 VCO 출력 클럭(P180)가 로우에서 하이로 변화(상승 에지)하면, 제4 플립플롭(821)에 입역된 제2 VCO 출력 클럭(P180)가 출력에 반영되는 지연 시간 CQ4 및 제4 지연기(822)에 의한 지연 시간 t4가 경과한 후에, 셋 신호 발생부(820)의 출력인 리셋 신호가 로우에서 하이로 변화한다.
제3 플립플롭(811)의 셋 단(set)에 입력되는 셋 신호가 하이에서 로우로 변화하면, 리셋 신호가 출력에 반영되는 지연 시간 RQ3이 경과한 후에, 제1 PLL 출력 클럭는 로우에서 하이로 변화한다.
또한, 도 9의 클럭 신호의 파형을 살펴보면, 제3 지연기(812)에 의한 지연 시간 및 제4 지연기(822)에 의한 지연 시간은 아래 수학식2와 같은 관계를 만족해야, 듀티비 50:50을 갖는 제1 PLL 출력 클럭가 생성될 수 있음을 확인할 수 있다.
[수학식 2]
t3 + CQ3 = CQ4 + t4 + RQ2
이제까지 본 발명에 대하여 그 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (11)

  1. 삭제
  2. 제1 VCO 출력 클럭 및 상기 제1 VCO 출력 클럭과 180도 위상차를 갖는 제2 VCO 출력 클럭을 생성하는 VCO; 및
    상기 제1 VCO 출력 클럭의 에지시 제1상태에서 제2 상태로 변화하고, 상기 제2 VCO 출력 클럭의 에지시 상기 제2 상태에서 상기 제1 상태로 변화하는 제1 PLL 출력 클럭을 생성하는 듀티 사이클 회로를 포함하되,
    상기 듀티 사이클 회로는,
    상기 제1 VCO 출력 클럭을 입력 받고, 제1 PLL 출력 클럭을 출력하는 클럭 신호 출력부; 및
    상기 제2 VCO 출력 클럭을 입력 받고, 상기 클럭 신호 출력부에 입력되는 리셋 신호를 생성하는 리셋 신호 발생부
    를 포함하는 멀티 클럭 제너레이터.
  3. 제2항에 있어서,
    상기 클럭 신호 출력부는,
    데이터 단에 하이가 입력되고, 클럭 단에 상기 제1 VCO 출력 클럭이 입력되며, 리셋 단에 상기 리셋 신호가 입력되는 제1 플립플롭
    을 포함하는 멀티 클럭 제너레이터.
  4. 제3항에 있어서,
    상기 클럭 신호 출력부는,
    상기 제1 플립플롭에 입력되는 상기 제1 VCO 출력 클럭을 지연시키는 제1 지연기를 더 포함하는,
    멀티 클럭 제너레이터.
  5. 제4항에 있어서,
    상기 리셋 신호 발생부는,
    데이터 단에 하이가 입력되고, 클럭 단에 상기 제2 VCO 출력 클럭이 입력 되고, 리셋 단에 상기 리셋 신호 발생부의 출력이 입력되는 제2 플립플롭
    을 포함하는 멀티 클럭 제너레이터.
  6. 제5항에 있어서,
    상기 리셋 신호 발생부는,
    상기 제2 플립플롭의 출력을 지연시키는 제2 지연기를 더 포함하는,
    멀티 클럭 제너레이터.
  7. 제1 VCO 출력 클럭 및 상기 제1 VCO 출력 클럭과 180도 위상차를 갖는 제2 VCO 출력 클럭을 생성하는 VCO; 및
    상기 제1 VCO 출력 클럭의 에지시 제1상태에서 제2 상태로 변화하고, 상기 제2 VCO 출력 클럭의 에지시 상기 제2 상태에서 상기 제1 상태로 변화하는 제1 PLL 출력 클럭을 생성하는 듀티 사이클 회로를 포함하되,
    상기 듀티 사이클 회로는,
    상기 제1 VCO 출력 클럭을 입력 받고, 제1 PLL 출력 클럭을 출력하는 클럭 신호 출력부; 및
    상기 제2 VCO 출력 클럭을 입력 받고, 상기 클럭 신호 출력부에 입력되는 셋 신호를 생성하는 셋 신호 발생부
    를 포함하는 멀티 클럭 제너레이터.
  8. 제7항에 있어서,
    상기 클럭 신호 출력부는,
    데이터 단에 로우가 입력되고, 클럭 단에 상기 제1 VCO 출력 클럭이 입력되며, 셋 단에 상기 셋 신호가 입력되는 제3 플립플롭을 포함하는 멀티 클럭 제너레이터.
  9. 제8항에 있어서,
    상기 클럭 신호 출력부는,
    상기 제3 플립플롭에 입력되는 상기 제1 VCO 출력 클럭을 지연시키는 제3 지연기를 더 포함하는,
    멀티 클럭 제너레이터.
  10. 제9항에 있어서,
    상기 셋 신호 발생부는,
    데이터 단에 로우가 입력되고, 클럭 단에 상기 제2 VCO 출력 클럭이 입력 되고, 셋 단에 상기 셋 신호 발생부의 출력이 입력되는 제4 플립플롭
    을 포함하는 멀티 클럭 제너레이터.
  11. 제10항에 있어서,
    상기 셋 신호 발생부는,
    상기 제4 플립플롭의 출력을 지연시키는 제4 지연기를 더 포함하는,
    멀티 클럭 제너레이터.
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