JPH11337598A - パルス信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 遅延回路から順次出力される遅延信号に基づ
きパルス位相差の符号化を行うパルス位相差符号化回路
を、複数有するパルス信号処理装置において、各パルス
位相差符号化回路毎に時間分解能を一致させる。 【解決手段】 周波数測定装置は、パルス位相差符号化
回路５４に周波数が既知の基準信号ＰＢを入力してその
周期を符号化させると共に、パルス位相差符号化回路５
６に周波数が未知の被測定信号ＰＸを入力してその周期
を符号化させる。これら各パルス位相差符号化回路５
４，５６により得られた２進デジタル値Ｄ１，Ｄ２を、
除算回路５８に入力して比率（ＤＯ＝Ｄ２／Ｄ１）を求
めることにより、被測定信号ＰＸの周期，つまり周波数
を測定する。各パルス位相差符号化回路５４，５６は、
リングオシレータ５２を共用しているので時間分解能は
完全に一致し、被測定信号ＰＸの周期（周波数）を高精
度に測定することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の遅延素子を連結
した遅延回路を備え、遅延素子の所定の接続点から順次
出力される遅延信号に基づき、パルス信号の位相差の符
号化を同時に行う複数のパルス位相差符号化回路を備え
るパルス信号処理装置に関する。

【０００２】

【従来の技術】従来より、パルス信号の位相差をデジタ
ルデータに符号化するパルス位相差符号化装置として、
例えば特開平３−２２０８１４号公報等に開示されてい
るように、複数の遅延素子を連結した遅延回路を備え、
最初のパルス信号を遅延回路の初段の遅延素子に入力
し、次にパルス信号が入力された時点で、遅延回路内に
て入力パルスが到達している遅延素子を検出して、初段
からその遅延素子までの連結個数を符号化することによ
り、パルス信号の位相差に対応したデジタルデータを得
るようにしたパルス位相差符号化装置が知られている。

【０００３】また従来より、発振周波数を数百ｋＨｚか
ら数十ＭＨｚの広範囲にわたってデジタル制御可能な発
振装置として、特開平５−１０２８０１号公報等に開示
されているように、上記パルス位相差符号化装置と同
様、複数の遅延素子を連結した遅延回路を備え、遅延回
路の初段の遅延素子にパルス信号を入力して遅延回路の
遅延動作を開始し、その後遅延回路内のデジタルデータ
に対応した連結位置の遅延素子からパルス信号が出力さ
れた時点で発振信号を出力すると共に、遅延回路を初期
化する、といった動作を繰返し実行することにより、デ
ジタルデータに対応した周期で発振信号を出力するデジ
タル制御発振装置が提案されている。

【０００４】そして、これら各装置によれば、遅延回路
を構成する遅延素子の遅延時間により決定される時間分
解能にて、パルス位相差の検出或は発振周波数の制御を
実行できるため、従来装置に比べて、パルス位相差の検
出精度或は発振周波数の制御精度を極めて向上すること
ができる。

【０００５】またこのように、これら各装置は、パルス
位相の検出或は発振周波数の制御を高精度に行うことが
できるので、例えば、上記特開平５−１０２８０１号公
報に開示されているように、パルス位相差符号化装置と
デジタル制御発振装置とを組み合せて、通信機器，モー
タ制御機器等のＰＬＬ（Phase Locked Loop）を構成す
ることにより、デジタル制御可能でしかも極めて高精度
なＰＬＬを実現することができる。また例えば２個のパ
ルス位相差符号化装置を同時に使用し、一方のパルス位
相差符号化装置に基準となる発振信号を入力してその周
期を符号化させ、他方のパルス位相差符号化装置に測定
対象となる発振信号を入力してその周期を符号化させ、
これら各符号化データを除算することにより、測定対象
となる発振信号の基準信号に対する周期の割合、換言す
れば発振周波数を検出する、といったこともできる。ま
た更に例えば２個のデジタル制御発振装置を同時に使用
し、各発振装置からの発振信号を合成することにより、
各発振装置にて実現可能な周波数より更に高周波の発振
信号を生成する、といったこともできる。

【０００６】

【発明が解決しようとする課題】ところで、このように
上記各装置を同時に使用する場合、各装置に内蔵された
遅延回路が全く同様の時間分解能にて動作すればよい
が、遅延回路内の遅延素子のばらつき等によって各装置
内の遅延回路の時間分解能がばらつくと、パルス位相差
の符号化データやデジタルデータに対応して出力される
パルス信号が、各装置毎に時間分解能の異なるものとな
ってしまい、その動作を高精度に行うことができないと
いう問題が生じる。

【０００７】本発明は、こうした問題に鑑みなされたも
ので、複数の遅延素子を連結してなる遅延回路から順次
出力される遅延信号に基づき、パルス位相差の符号化を
行うパルス位相差符号化回路を複数有するパルス信号処
理装置において、各パルス位相差符号化回路毎に時間分
解能を一致させることができる装置を得ることを目的と
している。

【０００８】

【課題を解決するための手段】かかる目的を達成するた
めになされた請求項１に記載の発明は、複数の遅延素子
(NAND,INV)が連結され、該遅延素子の所定の接続点(P01
-P32)から、該遅延素子の連結個数にて決定される遅延
時間だけ遅延した遅延信号(Q0-Q15)を順次出力する遅延
回路(2)と、所定の開始タイミングの後に外部からパル
ス信号(PB)が入力されると、上記遅延回路から出力され
た遅延信号のうちの上記パルス信号の入力されたタイミ
ングに対応した特定の遅延信号を検出し、該特定の遅延
信号を出力した遅延素子の上記遅延回路内での連結位置
を表わす位置データを生成する位置データ生成手段(1
2)、及び、該位置データ生成手段にて生成された位置デ
ータと上記開始タイミングにおける位置データとから上
記開始タイミングから上記パルス信号の入力までの位相
差を表わすデジタルデータ(DOUT)を生成する演算手段(2
8)、を備え、互いに関連する異なる上記パルス信号(PB,
PX)が夫々入力される複数のパルス位相差符号化回路(5
4,56)と、上記複数のパルス位相差符号化回路から出力
された複数の上記デジタルデータ(D1,D2)に基づき出力
信号(DO)を出力する出力回路(58)とからなり、上記各パ
ルス位相差符号化回路が、上記遅延回路を共有して、外
部から入力されたパルス信号の位相差を夫々符号化する
ことを特徴としている。

【０００９】また、かかる目的を達成するためになされ
た請求項２に記載の発明は、複数の遅延素子(NAND,INV)
が連結され、該遅延素子の所定の接続点(P01-P32)か
ら、入力信号を該遅延素子の連結個数にて決定される遅
延時間だけ遅延した遅延信号(Q0-Q15)を順次出力する遅
延回路(2)と、外部からパルス信号(PB)が入力される
と、上記遅延回路から出力された最新の遅延信号を検出
し、該遅延信号を出力した遅延素子の上記遅延回路内で
の連結位置を表わす位置データを生成する位置データ生
成手段(12)、及び、該位置データ生成手段にて前回生成
された位置データと最新の位置データとから上記パルス
信号の位相差を表わすデジタルデータ(DOUT)を生成する
演算手段(28)、を備え、互いに関連する異なる上記パル
ス信号が夫々入力される複数のパルス位相差符号化回路
(54,56)と、上記複数のパルス位相差符号化回路から出
力された複数の上記デジタルデータ(D1,D2)に基づき出
力信号(DO)を出力する出力回路(58)とからなり、上記各
パルス位相差符号化回路が、上記遅延回路を共有して、
外部から入力されたパルス信号の位相差を夫々符号化す
ることを特徴としている。

【００１０】請求項３に記載の発明は、この請求項２に
記載の発明において、上記遅延素子は入力される信号を
所定の遅延時間で反転させる反転回路からなり、上記遅
延回路が、リング状に連結された複数の上記反転回路を
有し、各反転回路によりパルス信号を順次反転して周回
させるパルス周回回路からなり、上記パルス位相差符号
化回路が、該パルス周回回路内でのパルス信号の周回回
数をカウントし、該カウント値を上記位置データ生成手
段にて生成された位置データの上位ビットデータとして
上記演算手段に出力する第１のカウント手段(14,16,18,
20,22)を備えたことを要旨としている。

【００１１】請求項４に記載の発明は、請求項２または
請求項３に記載の発明において、上記演算手段は、上記
位置データ生成手段にて前回生成された位置データと最
新の位置データとの偏差を演算し、該演算結果から上記
パルス信号の位相差を表わすデジタルデータを生成する
ことを要旨としている。

【００１２】かかる目的を達成するためになされた請求
項５に記載の発明は、複数の遅延素子(NAND,INV)が連結
され、該遅延素子の所定の接続点(P32)から入力信号(P
A)を入力することで起動するとともに、入力された該入
力信号を該遅延素子の連結個数にて決定される遅延時間
だけ遅延した遅延信号(Q0-Q15)を順次出力する遅延回路
(2)と、外部からパルス信号(PB)が入力されると、上記
遅延回路から出力された遅延信号のうちの上記パルス信
号の入力されたタイミングに対応した特定の遅延信号を
検出し、該特定の遅延信号を出力した遅延素子の上記遅
延回路内での連結位置を表わす位置データを生成し、該
位置データを用いて上記入力信号と上記パルス信号との
位相差を表わすデジタルデータ(D1,D2)を生成する、互
いに関連する異なる上記パルス信号が夫々入力される複
数のパルス位相差符号化回路(54,56)と、上記複数のパ
ルス位相差符号化回路から出力された複数の上記デジタ
ルデータ(D1,D2)に基づき出力信号(DO)を出力する出力
回路(58)とからなり、上記各パルス位相差符号化回路
が、上記遅延回路を共有して、入力信号とパルス信号の
位相差を夫々符号化することを特徴としている。

【００１３】請求項６に記載の発明は、この請求項５に
記載の発明において、上記パルス位相差符号化回路の夫
々は、外部から更にパルス信号が入力されると、上記遅
延回路から出力された遅延信号のうちの最新の遅延信号
を検出し、該特定の遅延信号を出力した遅延素子の上記
遅延回路内での連結位置を表わす最新の位置データを生
成し、該最新の位置データと前回生成された位置データ
との偏差を演算する演算手段(28)を備え、上記更なるパ
ルス信号が入力された後は、上記入力信号と上記パルス
信号の位相差に代えて、上記パルス信号と更なるパルス
信号との位相差を出力するすることを要旨としている。

【００１４】

【作用及び発明の効果】上記のように構成された請求項
１に記載のパルス信号処理装置においては、各パルス位
相差符号化回路は、所定の開始タイミングの後に外部か
らパルス信号が入力されると、遅延回路から出力された
遅延信号のうちの上記パルス信号の入力されたタイミン
グに対応した特定の遅延信号を検出し、該特定の遅延信
号を出力した遅延素子の上記遅延回路内での連結位置を
表わす位置データを生成し、生成された位置データと上
記開始タイミングにおける位置データとから上記開始タ
イミングから上記パルス信号の入力までの位相差を表わ
すデジタルデータを生成する。そして複数のパルス位相
差符号化回路で一つの遅延回路を共有させて構成される
ため、各パルス位相差符号化回路が符号化したデジタル
データの時間分解能を一致させることができる。

【００１５】上記のように構成された請求項１に記載の
パルス信号処理装置においては、各パルス位相差符号化
回路は、外部からパルス信号が入力されると、遅延回路
から出力された最新の遅延信号を検出し、該遅延信号を
出力した遅延素子の遅延回路内での連結位置を表わす位
置データを生成し、前回生成された位置データと最新の
位置データとから上記パルス信号の位相差を表わすデジ
タルデータを生成する。そして複数のパルス位相差符号
化回路で一つの遅延回路を共有させて構成されるため、
各パルス位相差符号化回路が符号化したデジタルデータ
の時間分解能を一致させることができる。また、各パル
ス位相差符号化回路が遅延回路を共有する分、各々遅延
回路を備えるパルス位相差符号化回路を組み合せた場合
に比べて、その回路構成を簡素化して装置の小型化を図
ることもできる。

【００１６】また請求項３に記載のパルス信号処理装置
は、上記遅延回路が、リング状に連結された複数の反転
回路を有し各反転回路によりパルス信号を順次反転して
周回させるパルス周回回路により構成され、パルス位相
差符号化回路内にて、第１のカウント手段により、パル
ス周回回路内でのパルス信号の周回回数をカウントし
て、そのカウント値を位置データ生成手段にて生成され
た位置データの上位ビットデータとして演算手段に出力
するようにされている。

【００１７】これは、パルス信号の位相差を符号化する
に当たって、遅延回路に遅延素子を単に連結したものを
使用すると、符号化すべき位相差が大きければ大きいほ
ど、遅延回路を構成する遅延素子の個数を多くする必要
があり、また、連続的に入力されるパルス信号の位相差
を順次符号化させようとすると、遅延回路を構成する遅
延素子の個数を無限にする必要があるため、遅延回路を
リング状に連結した複数の反転回路からなるパルス周回
回路にて構成することにより、パルス周回回路を構成す
る反転回路の個数を少なくしても、パルス周回回路から
順次連続的に遅延信号が出力されるようにし、更にその
パルス周回回路内でのパルス信号の周回回数をカウント
して、その値を位置データ生成手段にて生成された位置
データの上位ビットデータとして演算手段に入力するこ
とにより、パルス信号の位相差がパルス周回回路内での
パルス信号の１周回時間より長くても、その位相差を問
題なく符号化できるようにしているのである。

【００１８】この結果、本発明によれば、遅延回路（パ
ルス周回回路）を構成する遅延素子（反転素子）の数が
少なくても、パルス信号の位相差を広範囲に且つ連続的
に符号化することができるようになり、装置構成の簡素
化、延いては小型化を図ることができる。

【００１９】上記のように構成された請求項５に記載の
パルス信号処理装置においては、遅延素子の所定の接続
点から入力信号を入力すること遅延回路が起動し、その
後遅延回路は該入力信号を該遅延素子の連結個数にて決
定される遅延時間だけ遅延した遅延信号を順次出力す
る。各パルス位相差符号化回路は、外部からパルス信号
が入力されると、遅延回路から出力された遅延信号のう
ちの上記パルス信号の入力されたタイミングに対応した
特定の遅延信号を検出し、該特定の遅延信号を出力した
遅延素子の上記遅延回路内での連結位置を表わす位置デ
ータを生成し、該位置データを用いて上記入力信号と上
記パルス信号との位相差を表わすデジタルデータを生成
する。そして複数のパルス位相差符号化回路で一つの遅
延回路を共有させて構成されるため、各パルス位相差符
号化回路が符号化したデジタルデータの時間分解能を一
致させることができる。また、各パルス位相差符号化回
路が遅延回路を共有する分、各々遅延回路を備えるパル
ス位相差符号化回路を組み合せた場合に比べて、その回
路構成を簡素化して装置の小型化を図ることもできる。

【００２０】また請求項６に記載のパルス信号処理装置
は、更なるパルス信号が入力された後は、上記入力信号
と上記パルス信号の位相差に代えて、上記パルス信号と
更なるパルス信号との位相差を出力するため、請求項２
記載の発明と同様な効果を有する。

【００２１】

【実施例】以下に本発明の実施例を図面と共に説明す
る。まず図１は、外部から入力される基準信号ＰＢを分
周又は逓倍して所定周波数の出力信号（パルス信号）Ｐ
OUTを生成する、実施例の周波数変換装置全体の構成を
表わすブロック図である。

【００２２】図１に示す如く、本実施例の周波数変換装
置は、リング状に連結した多数の反転回路からなり、外
部からHighレベルの制御信号ＰＡが入力されているとき
に各反転回路の反転動作によってパルス信号を順次遅延
して周回させるリングオシレータ２と、このリングオシ
レータ２を構成する所定の反転回路から順次出力される
遅延信号に基づき、基準信号ＰＢの立ち上がりから次の
立ち上がりまでの位相差（つまり周期）を２進デジタル
値ＤOUT に変換するパルス位相差符号化回路４と、この
パルス位相差符号化回路４にて得られた２進デジタル値
ＤOUT に所定値を乗・除してパルス信号ＰOUT の出力周
期を表わす制御データＣＤを生成する演算回路６と、こ
の演算回路６から出力される制御データＣＤとリングオ
シレータ２から順次出力される遅延信号とに基づき、基
準信号ＰＢを分周又は逓倍した周期でパルス信号ＰOUT
を出力するデジタル制御発振回路８と、からパルス位相
差符号化装置と発振装置との複合装置として構成されて
いる。

【００２３】ここでまず、リングオシレータ２は、図２
に示す如く、反転回路として、２個の２入力ナンドゲー
ト（以下、単にナンドゲートという）ＮＡＮＤ１，３２
と、３０個のインバータＩＮＶ２〜３１とを備えてい
る。これら各回路は、前段の出力端が次段の入力端へと
順次リング状に接続されており、ナンドゲートＮＡＮＤ
１のナンドゲートＮＡＮＤ３２に接続されない方の入力
端子（以下、この入力端子を起動用端子という）には、
外部からの制御信号ＰＡが入力され、また、ナンドゲー
トＮＡＮＤ３２のインバータＩＮＶ３１に接続されない
方の入力端子（以下、この入力端子を制御用端子とい
う）にはインバータＩＮＶ１８の出力信号が入力されて
いる。一方、ナンドゲートＮＡＮＤ１から数えて偶数段
目に接続された反転回路の出力端には、夫々、出力端子
Ｑ０〜Ｑ１５が設けられており、これらの出力端子Ｑ０
〜Ｑ１５が、パルス位相差符号化回路４及びデジタル制
御発振回路８に夫々接続されている。

【００２４】次に、このように構成されたリングオシレ
ータ２の動作について、図３を用いて説明する。まず、
制御信号（入力信号）ＰＡがLow レベルであるときは、
ナンドゲートＮＡＮＤ１の出力Ｐ０１はHighレベルとな
るため、ナンドゲートＮＡＮＤ１から数えて偶数段目の
インバータの出力はLow レベルとなり、奇数段目のイン
バータの出力はHighレベルとなって安定する。また、こ
の状態において、ナンドゲートＮＡＮＤ３２の制御用端
子に入力されたインバータＩＮＶ１８の出力Ｐ１８はLo
w レベルであるため、ナンドゲートＮＡＮＤ３２だけ
は、偶数段目に接続されているにも関わらずHighレベル
を出力する。つまり、このように構成することにより、
ナンドゲートＮＡＮＤ１の入・出力信号が共にHighレベ
ルとなるようにして、次に制御信号ＰＡがLow からHigh
レベルに変化したときに、ナンドゲートＮＡＮＤ１が反
転動作を開始するようにしている。

【００２５】次に、制御信号ＰＡがLow からHighレベル
に変化すると、ナンドゲートＮＡＮＤ１の出力Ｐ０１
は、HighからLow レベルに反転するため、後続のインバ
ータの出力が順次反転して、奇数段目のインバータの出
力はHighからLow レベルに変化し、偶数段目のインバー
タの出力はLow からHighレベルに変化していく。なお、
以下の説明においては、このように制御信号ＰＡがHigh
レベルであるときに、リングオシレータ２上を、奇数段
目の反転回路の立ち下がり出力として、及び偶数段目の
反転回路の立ち上がり出力として順次周回するパルス信
号のエッジをメインエッジと言い、図３においては点印
で表す。

【００２６】そして、このメインエッジがインバータＩ
ＮＶ１８に到達して、インバータＩＮＶ１８の出力Ｐ１
８がLow からHighレベルに反転すると、インバータＩＮ
Ｖ３１の出力レベルは未だHighレベルであるために、ナ
ンドゲートＮＡＮＤ３２の２つの入力信号は共にHighレ
ベルとなって、ナンドゲートＮＡＮＤ３２が反転動作を
開始し、その出力がHighからLow レベルに反転する。な
お、以下の説明においては、このようにメインエッジが
制御用端子からナンドゲートＮＡＮＤ３２に入力され、
このナンドゲートＮＡＮＤ３２によって反転されて、リ
ングオシレータ２上を、奇数段目の反転回路の立ち上が
り出力として、及び偶数段目の反転回路の立ち下がり出
力として順次周回するパルス信号のエッジをリセットエ
ッジと言い、図３においては×印で表す。そして、この
リセットエッジは、ナンドゲートＮＡＮＤ１により発生
したメインエッジと共に、リングオシレータ２上を周回
する。

【００２７】また、その後のメインエッジは、インバー
タＩＮＶ１８からの後続の各インバータにより順次反転
され、インバータＩＮＶ３１の出力がHighからLow レベ
ルに反転することによりナンドゲートＮＡＮＤ３２に入
力されるが、このときナンドゲートＮＡＮＤ３２の制御
用端子の入力信号、即ちインバータＩＮＶ１８の出力信
号は、Highレベルとなっているため、メインエッジはそ
のままナンドゲートＮＡＮＤ３２及びナンドゲートＮＡ
ＮＤ１以後の各インバータによって順次反転されて、リ
ングオシレータ２上を伝達していく。

【００２８】なお、このようにメインエッジが、インバ
ータＩＮＶ１９〜３１を経由して、ナンドゲートＮＡＮ
Ｄ３２に到達したときに、インバータＩＮＶ１８の出力
信号が未だHighレベルであるのは、インバータＩＮＶ１
９〜３１間のインバータの数が１３個であるのに対し
て、ナンドゲートＮＡＮＤ３２からインバータＩＮＶ１
８までのナンドゲートを含むインバータの数は１９個で
あるためであり、これにより、リセットエッジがナンド
ゲートＮＡＮＤ３２からインバータＩＮＶ１８まで伝達
するよりも早く、メインエッジがナンドゲートＮＡＮＤ
３２に入力されるからである。

【００２９】一方、ナンドゲートＮＡＮＤ３２によって
発生したリセットエッジは、ナンドゲートＮＡＮＤ１を
含む各インバータを経由して、再びインバータＩＮＶ１
８に到達し、ナンドゲートＮＡＮＤ３２の制御用端子の
信号レベルをHighからLow レベルに反転させるが、この
ときは、ナンドゲートＮＡＮＤ３２のインバータＩＮＶ
３１からの入力信号が、既にメインエッジによってLow
レベルとなっているため、ナンドゲートＮＡＮＤ３２の
出力は変化せず、リセットエッジは、インバータＩＮＶ
１８からインバータＩＮＶ１９〜３１の正規ルートで順
次ナンドゲートＮＡＮＤ３２へ伝達される。

【００３０】そして、リセットエッジが、インバータＩ
ＮＶ３１に到達すると、ナンドゲートＮＡＮＤ３２のイ
ンバータＩＮＶ３１からの入力信号が、Low からHighレ
ベルへと反転する。また、これとほぼ同時に、メインエ
ッジがインバータＩＮＶ１８に到達して、ナンドゲート
ＮＡＮＤ３２の制御用端子の入力信号もLow からHighレ
ベルへと反転する。これは、メインエッジが、ナンドゲ
ートＮＡＮＤ１から始まり、リングオシレータ２を正規
ルートで一周してから再びナンドゲートＮＡＮＤ１を通
過してインバータＩＮＶ１８へ到達するのに対し、リセ
ットエッジは、メインエッジがナンドゲートＮＡＮＤ１
からインバータＩＮＶ１８へ到達してからナンドゲート
ＮＡＮＤ３２の反転動作開始により発生され、その後、
リングオシレータ２を正規ルートで一周するというよう
に、両エッジがナンドゲートＮＡＮＤ３２へ到達するま
でに経由する反転回路の延べ総数が、５０個と全く同一
であるからである。

【００３１】また本実施例のリングオシレータ２では、
その偶数段目のインバータの反転応答時間は立ち上がり
出力よりも立ち下がり出力の方が速く、逆に、奇数段目
のインバータの反転応答時間は立ち下がり出力よりも立
ち上がり出力の方が速くなるように予め設定してあり、
リセットエッジの方がメインエッジよりも若干速くナン
ドゲートＮＡＮＤ３２に到達するようにしている。

【００３２】従って、リセットエッジによって、インバ
ータＩＮＶ３１の出力がLow からHighレベルに反転して
も、ナンドゲートＮＡＮＤ３２の制御用端子の入力信号
は、未だLow レベルのままであるため、ナンドゲートＮ
ＡＮＤ３２の出力は反転せず、やや遅れてメインエッジ
がインバータＩＮＶ１８に到達し、ナンドゲートＮＡＮ
Ｄ３２の制御用端子の入力信号のレベルがLow からHigh
レベルに反転したときに、ナンドゲートＮＡＮＤ３２の
出力がHighからLow レベルに反転する、というように、
リセットエッジは、ここで一旦消滅し、メインエッジに
よって再発生される。

【００３３】そして以後は、上記の動作が繰り返され、
リセットエッジがメインエッジ一周毎に再発生されて、
メインエッジと共に、リングオシレータ２上を周回する
こととなる。そして、制御信号ＰＡがLow レベルになる
と、このような一連の動作は停止して、上述の初期状態
へ戻ることとなる。

【００３４】以上のように、本実施例のリングオシレー
タ２においては、同一周回上に発生タイミングの異なる
２つのパルスエッジ（メインエッジとリセットエッジ）
を周回させるようにしているため、ナンドゲートＮＡＮ
Ｄ１は、自己が発生させたメインエッジが戻ってくる前
にリセットエッジによって出力が反転され、ナンドゲー
トＮＡＮＤ３２は、自己が発生させたリセットエッジが
戻ってくる前にメインエッジによって出力が反転すると
いうように、常にパルス信号が周回することになる。そ
して、各出力端子Ｑ０〜Ｑ１５からは、各反転回路での
反転動作時間Ｔｄの３２倍の時間（３２・Ｔｄ）を１周
期とするパルス信号が夫々出力されることになる。

【００３５】次に、上記リングオシレータ２を使用して
基準信号ＰＢの位相差（周期）を２進デジタル値ＤOUT
に変換するパルス位相差符号化回路４について説明す
る。図４に示すように、本実施例のパルス位相差符号化
回路４は、リングオシレータ２の各出力端子Ｑ０〜Ｑ１
５からの出力信号を受け、基準信号ＰＢがLow からHigh
レベルに変化した時（基準信号ＰＢの立ち上がりタイミ
ング）に、リングオシレータ２内でメインエッジが何れ
の反転回路に到達しているかを検出して、その位置を４
ビットの２進デジタル値（Ｄ０〜Ｄ３）に符号化するパ
ルスセレクタ・エンコーダ回路１２と、出力端子Ｑ１５
から出力されるリングオシレータ２内のナンドゲートＮ
ＡＮＤ３２の出力Ｐ３２から、リングオシレータ２内を
メインエッジが何回周回したかをカウントする第１のカ
ウンタ１４と、基準信号ＰＢの立ち上がりタイミングで
第１のカウンタ１４からの１０ビット出力をラッチする
第１のラッチ回路１６と、出力端子Ｑ７から出力される
リングオシレータ２内のインバータＩＮＶ１６の出力Ｐ
１６から、リングオシレータ２内をメインエッジが何回
周回したかをカウントする第２のカウンタ１８と、基準
信号ＰＢの立ち上がりタイミングで第２のカウンタ１８
からの１０ビット出力をラッチする第２のラッチ回路２
０と、第１のラッチ回路１６及び第２のラッチ回路２０
からの１０ビット出力が夫々入力され、パルスセレクタ
・エンコーダ回路１２から出力される４ビットの２進デ
ジタル値（Ｄ０〜Ｄ３）の最上位ビット（ＭＳＢ）の値
に基づき、第１のラッチ回路１６及び第２のラッチ回路
２０の１０ビット出力のうちの何れか一方の出力を選択
して、パルスセレクタ・エンコーダ回路１２から出力さ
れる４ビットの２進デジタル値（Ｄ０〜Ｄ３）に対する
上位ビットデータ（Ｄ４〜Ｄ１３）として出力するマル
チプレクサ２２と、このマルチプレクサ２２からの１０
ビットの２進デジタル値（Ｄ４〜Ｄ１３）とパルスセレ
クタ・エンコーダ回路１２からの４ビットの２進デジタ
ル値（Ｄ０〜Ｄ３）とからなる１４ビットの２進デジタ
ル値（Ｄ０〜Ｄ１３）に更に値１の上位ビットデータＤ
１４（４０００Ｈ）を加え、１５ビットの２進デジタル
値（Ｄ０〜Ｄ１４）として出力する加算器２４と、基準
信号ＰＢの立ち上がりタイミングにて、上記１４ビット
の２進デジタル値（Ｄ０〜Ｄ１３）をラッチするデータ
ラッチ回路２６と、加算器２４から出力される１５ビッ
トの２進デジタル値（Ｄ０〜Ｄ１４）から、データラッ
チ回路２６により基準信号ＰＢの前回の立ち上がりタイ
ミングにてラッチされた２進デジタル値（Ｄ０〜Ｄ１
３）を減じて、基準信号ＰＢの立ち上がりから次の立ち
上がりまでの時間（つまり基準信号ＰＢの周期）を表わ
す２進デジタル値ＤOUT を生成する減算器２８とから構
成されている。

【００３６】また、パルスセレクタ・エンコーダ回路１
２は、図５に示すように、リングオシレータ２の出力端
子Ｑ０〜Ｑ１５が入力端子Ｄに夫々接続され、基準信号
ＰＢの立ち上がりで各出力端子Ｑ０〜Ｑ１５の信号レベ
ルをラッチするＤフリップフロップＤＦＦ０〜ＤＦＦ１
５と、一方の入力端子にこれら各ＤフリップフロップＤ
ＦＦ０〜ＤＦＦ１５の出力がそのまま入力され、他方の
入力端子に次段のＤフリップフロップＤＦＦ１〜ＤＦＦ
１５，ＤＦＦ０の出力が反転して入力される、アンドゲ
ートＡＮＤ０〜ＡＮＤ１５と、これらアンドゲートＡＮ
Ｄ０〜ＡＮＤ１５の内、出力レベルがHighレベルである
アンドゲートＡＮＤｎの位置を４ビットの２進デジタル
値（Ｄ０〜Ｄ３）に符号化するエンコーダ１２ａとから
構成されている。

【００３７】このように構成された本実施例のパルス位
相差符号化回路４においては、図６に示す如く、リング
オシレータ２が制御信号ＰＡにより起動されてパルス信
号の周回動作を開始すると、各カウンタ１４，１８がカ
ウント動作可能な状態となり、メインエッジがリングオ
シレータ２の第１６段目のインバータＩＮＶ１６を通過
した時点で第２のカウンタ１８がカウントアップし、メ
インエッジがリングオシレータ２の第３２段目のナンド
ゲートＮＡＮＤ３２を通過した時点で第１のカウンタ１
４がカウントアップする。つまり、図６に示すように、
第１のカウンタ１４の出力（Ｃ１０〜Ｃ１９）と第２の
カウンタ１８の出力（Ｃ２０〜Ｃ２９）とは、メインエ
ッジがリングオシレータ２を半周する時間だけずれたタ
イミングで変化する。

【００３８】そして、このようにリングオシレータ２が
周回動作しているときに、基準信号ＰＢが立ち上がる
と、第１のラッチ回路１６が第１のカウンタ１４の出力
（Ｃ１０〜Ｃ１９）をラッチすると共に、第２のラッチ
回路２０が第２のカウンタ１８の出力（Ｃ２０〜Ｃ２
９）をラッチする。

【００３９】一方、このように基準信号ＰＢが立ち上が
ると、パルスセレクタ・エンコーダ回路１２内では、各
ＤフリップフロップＤＦＦ０〜ＤＦＦ１５にクロックが
供給され、各ＤフリップフロップＤＦＦ０〜ＤＦＦ１５
は、そのときのリングオシレータ２の出力端子Ｑ０〜Ｑ
１５の信号レベルをラッチして出力する。

【００４０】そして、例えば、基準信号ＰＢが、図６に
示すｔ１のタイミング、即ちメインエッジが第３２段目
のナンドゲートＮＡＮＤ３２の位置にあるときに立ち上
がったときは、ナンドゲートＮＡＮＤ３２の出力信号は
Highレベルに変化しているが、第２段目のインバータＩ
ＮＶ２の出力信号は未だLow レベルのままであるため、
図４に示すアンドゲートＡＮＤ０〜ＡＮＤ１５の出力の
うち、一番右のアンドゲートＡＮＤ１５の出力だけがHi
ghレベルとなって、エンコーダ１２ａに出力される。

【００４１】つまり、まず、パルスセレクタ・エンコー
ダ回路１２の各ＤフリップフロップＤＦＦ０〜ＤＦＦ１
５には、リングオシレータ２内の偶数段目の反転回路か
ら出力されるパルス信号が入力され、この信号はメイン
エッジにて立ち上がり、リセットエッジにて立ち下がる
ため、ＤフリップフロップＤＦＦ０〜ＤＦＦ１５の内、
リングオシレータ２内でメインエッジが到達している反
転回路からの出力をラッチするＤフリップフロップＤＦ
Ｆｎの出力はHighレベルとなり、次段のＤフリップフロ
ップＤＦＦ(n+1) の出力はLow レベルとなる。そこで、
本実施例では、ＤフリップフロップＤＦＦ０〜ＤＦＦ１
５の内、連続する２段のＤフリップフロップの出力を夫
々アンドゲートＡＮＤ０〜ＡＮＤ１５に入力して、対応
するＤフリップフロップＤＦＦｎの出力がHighレベル
で、次段のＤフリップフロップＤＦＦ(n+1) の出力がLo
w レベルとなるアンドゲートＡＮＤｎの出力だけがHigh
レベルとなるように構成し、その信号をエンコーダ１２
ａに出力することにより、エンコーダ１２ａにて、リン
グオシレータ２内でリセットエッジが到達している反転
回路の位置を表わす２進デジタル値（Ｄ０〜Ｄ３）を生
成できるようにしているのである。このため、例えば、
上記のように、基準信号ＰＢが、メインエッジが第３２
段目のナンドゲートＮＡＮＤ３２に到達しているときに
立ち上がり、アンドゲートＡＮＤ１５の出力がHighレベ
ルとなった場合には、エンコーダ１２ａから、その位置
に対応した値１５を２進数にコード化した２進デジタル
値（１１１１）が出力されることとなる。

【００４２】また、本実施例のパルス位相差符号化回路
４においては、このようにパルスセレクタ・エンコーダ
回路１２から出力される２進デジタル値（Ｄ０〜Ｄ３）
のＭＳＢ、即ちＤ３がマルチプレクサ２２に入力されて
おり、このマルチプレクサ２２は、Ｄ３の値が１のとき
には、第１のラッチ回路１６の１０ビット出力（Ｃ１０
〜Ｃ１９）を１０ビットの２進デジタル値（Ｄ４〜Ｄ１
３）として出力し、逆にＤ３の値が０のときには、第２
のラッチ回路２０の１０ビット出力（Ｃ２０〜Ｃ２９）
を１０ビットの２進デジタル値（Ｄ４〜Ｄ１３）として
出力する。

【００４３】例えば、図６に示すｔ１のタイミングで基
準信号ＰＢが立ち上がったときは、メインエッジは、リ
ングオシレータ２の第３２段目のナンドゲートＮＡＮＤ
３２に到達しているので、パルスセレクタ・エンコーダ
回路１２から出力されるＤ３の値は１となり、この場合
は、第１のラッチ回路１６の１０ビット出力（Ｃ１０〜
Ｃ１９）が選択されて、マルチプレクサ２２からは（０
００００００００１）が出力される。また、図６に示す
ｔ２のタイミングで基準信号ＰＢが立ち上がったとき
は、メインエッジは、リングオシレータ２の第２段目の
インバータＩＮＶ２を既に通過して第１６段目のインバ
ータＩＮＶ１６に到達する前であるため、パルスセレク
タ・エンコーダ回路１２から出力されるＤ３の値は０と
なり、この場合は、第２のラッチ回路２０の１０ビット
出力（Ｃ２０〜Ｃ２９）が選択されて、マルチプレクサ
２２からは（００００００００１０）が出力される。

【００４４】なお、本実施例のパルス位相差符号化回路
４において、このように２つのカウンタ１４，１８と２
つのラッチ回路１６，２０とを夫々設け、マルチプレク
サ２２によって、パルスセレクタ・エンコーダ回路１２
から出力される２進デジタル値（Ｄ０〜Ｄ３）のＭＳＢ
が値０であるときには第２のラッチ回路２０の出力を選
択し、２進デジタル値（Ｄ０〜Ｄ３）のＭＳＢが値１で
あるときには第１のラッチ回路１６の出力を選択するの
は、各カウンタ１４，１８の出力が安定するまでにある
程度の時間を要するためであり、基準信号ＰＢが立ち上
がったときのメインエッジの位置から、少なくともリン
グオシレータ２の半周分だけ前の反転回路の出力信号を
クロック入力とするカウンタの方を選択するすることに
よって、常に、安定状態となっている正確なカウント値
がマルチプレクサ２２から出力されるようにしているの
である。

【００４５】次に、このようにマルチプレクサ２２から
出力される１０ビットの２進デジタル値（Ｄ４〜Ｄ１
３）は、パルスセレクタ・エンコーダ回路１２から出力
される４ビットの２進デジタル値（Ｄ０〜Ｄ３）と共
に、１４ビットの２進デジタル値（Ｄ０〜Ｄ１３）とし
て、加算器２４及びデータラッチ回路２６に夫々入力さ
れる。すると、加算器２４は、この１４ビットの２進デ
ジタル値（Ｄ０〜Ｄ１３）に、更に値１の上位ビットデ
ータＤ１４（＝4000(HEX)）を加算し、加算後の１５ビ
ットの２進デジタル値（Ｄ０〜Ｄ１４）を減算器２８に
出力する。

【００４６】また、データラッチ回路２６は、パルスセ
レクタ・エンコーダ回路１２及びマルチプレクサ２２か
ら入力された１４ビットの２進デジタル値（Ｄ０〜Ｄ１
３）を、基準信号ＰＢが立ち上がる度にラッチし、その
ラッチした２進デジタル値（Ｄ０〜Ｄ１３）を減算器２
８に出力する。

【００４７】なお、このときデータラッチ回路２６がラ
ッチするデータは、基準信号ＰＢの立ち上がり時点でマ
ルチプレクサ２２及びパルスセレクタ・エンコーダ回路
１２が既に出力している２進デジタル値（Ｄ０〜Ｄ１
３）であるため、マルチプレクサ２２及びパルスセレク
タ・エンコーダ回路１２にて基準信号ＰＢが前回立ち上
がった際（つまり１周期前）に生成された２進デジタル
値（Ｄ０〜Ｄ１３）となり、減算器２８には、通常、こ
のデータラッチ回路２６にてラッチされた基準信号ＰＢ
の１周期前の２進デジタル値（Ｄ０〜Ｄ１３）と、基準
信号ＰＢの立ち上がりにより今回生成され加算器２４に
て最上位ビットＤ１４が付与された１５ビットの２進デ
ジタル値（Ｄ０〜Ｄ１４）とが夫々入力されることにな
る。

【００４８】そして、減算器２８では、加算器２４から
入力された最新の２進デジタル値（Ｄ０〜Ｄ１４）か
ら、データラッチ回路２６から入力された基準信号ＰＢ
の１周期前の２進デジタル値（Ｄ０〜Ｄ１３）を減じ
て、その偏差を演算し、その演算結果を、基準信号ＰＢ
の周期を表わす１４ビットの２進デジタル値ＤOUT とし
て出力する。

【００４９】すなわち、本実施例のパルス位相差符号化
回路４においては、制御信号ＰＡによりリングオシレー
タ２が起動された後のリングオシレータ２内でのメイン
エッジの周回回数をカウントし、基準信号ＰＢが立ち上
がる度に、そのカウント結果と、パルスセレクタ・エン
コーダ回路１２から出力されるリングオシレータ２内で
のメインエッジの位置を表わす２進デジタル値とから、
基準信号ＰＢの立ち上がり時点を表わす２進デジタル値
を生成して、その生成した最新の２進デジタル値と前回
生成した２進デジタル値との差を、基準信号ＰＢの周期
を表わす２進デジタル値ＤOUT として、演算回路６に出
力するようにされている。

【００５０】このため、従来のパルス位相差符号化回路
のように、入力パルスの位相差を符号化する度にリング
オシレータをリセットする必要はなく、リングオシレー
タのパルス信号周回動作を連続的に実行させることがで
きる。なお、減算器２８において、基準信号ＰＢの立ち
上がりタイミングで生成した最新の２進デジタル値と前
回生成した２進デジタル値との偏差を演算する際、加算
器２４により、最新の２進デジタル値に、値１の最上位
ビットＤ１４を付加して１５ビットの２進デジタル値に
するのは、カウンタ１４，１８がリングオシレータ２内
のパルス信号の周回回数を連続的にカウントするため、
その出力値が最大値（＝3FFF(HEX)）に達すると、その
後は最小値（＝０）に戻ってしまうためである。

【００５１】つまり、基準信号ＰＢの立ち上がり後、次
に立ち上がるまでの間に、カウンタ１４，１８の出力が
最大値から最小値に変化すると、マルチプレクサ２２と
パルスセレクタ・エンコーダ回路１２とにより得られた
最新の２進デジタル値（Ｄ０〜Ｄ１３）よりも、データ
ラッチ回路２６にラッチされた前回の２進デジタル値
（Ｄ０〜Ｄ１３）の方が大きくなり、これをそのまま減
算すると、減算結果が負になってしまうことがあるの
で、本実施例では、最新の２進デジタル値（Ｄ０〜Ｄ１
３）に値１の上位ビットデータＤ１４を加えることによ
り、１５ビットの２進デジタル値（Ｄ０〜Ｄ１４）を生
成し、この値からデータラッチ回路２６にラッチされた
２進デジタル値（Ｄ０〜Ｄ１３）を減算して、その減算
結果の下位１４ビットのみを出力することにより、常に
基準信号ＰＢの周期に対応した２進デジタル値ＤOUT が
得られるようにしているのである。

【００５２】次に、上記のようにパルス位相差符号化回
路４にて得られた基準信号ＰＢの周期を表わす２進デジ
タル値ＤOUT は、演算回路６において、所定値が乗算又
は所定値にて除算され、デジタル制御発振回路８の制御
データＣＤ（１４ビット）として出力される。

【００５３】そして、デジタル制御発振回路８は、この
制御データＣＤを受けると、制御データＣＤに対応した
周期でパルス信号（発振信号）ＰOUT を出力する。つま
り、デジタル制御発振回路８は、制御データＣＤが２進
デジタル値ＤOUT に所定値を乗じた値であれば、基準信
号ＰＢの周期を所定値倍した周期、つまり基準信号ＰＢ
を所定値で分周した周期でパルス信号ＰOUT を出力し、
制御データＣＤが２進デジタル値ＤOUT を所定値で割っ
た値であれば、基準信号ＰＢの周期を所定値分の１にし
た周期、つまり基準信号ＰＢを所定値で逓倍した周期で
パルス信号ＰOUT を出力する。

【００５４】以下、このデジタル制御発振回路８の構成
及び動作について説明する。図７に示す如く、本実施例
のデジタル制御発振回路８は、リングオシレータ２の各
出力端子Ｑ０〜Ｑ１５からの信号を受け、後述するセレ
クトデータＣＤＬＮに対応した所定の出力端子からの出
力信号を選択して、その信号をセレクト信号ＰＳＯとし
て出力するパルスセレクタ３２と、演算回路６から入力
された１４ビットの制御データＣＤの内、上位１０ビッ
トがカウントデータＣＤＨとしてプリセットされると共
に、リングオシレータ２の出力端子Ｑ７からの出力信号
の立ち上がりタイミングでカウントを行い、カウント値
ＤＣＤが値１のときに出力信号ＣＮ１をHighレベルに
し、カウント値ＤＣＤが０のときに出力信号ＣＮ２をHi
ghレベルにするダウンカウンタ３４と、当該発振回路８
の起動時に外部から入力されるリセット信号ＣＳＴによ
ってリセットされると共に、パルス信号ＰOUT の立ち上
がりタイミングで演算回路６から入力された１４ビット
の制御データＣＤの内の下位４ビットを基準セレクトデ
ータＣＤＬとしてラッチするラッチ回路３６と、同じく
外部から入力されるリセット信号ＣＳＴによってリセッ
トされると共に、パルス信号ＰOUT の立ち上がりタイミ
ングで、そのときパルスセレクタ３２に入力しているセ
レクトデータＣＤＬＮをラッチし、そのラッチしたデー
タを旧セレクトデータＣＤＬＢとして出力するラッチ回
路３８と、ラッチ回路３８から出力される旧セレクトデ
ータＣＤＬＢとラッチ回路３６から出力される基準セレ
クトデータＣＤＬとを加算して、５ビットの加算データ
ＣＤＬＡを生成し、その内の下位４ビットを上記セレク
トデータＣＤＬＮとしてパルスセレクタ３２及びラッチ
回路３８に出力すると共に、加算データＣＤＬＡの下位
４ビット目（つまりセレクトデータＣＤＬＮの最上位ビ
ット）の値を信号ＭＳＢとして出力する加算器４０と、
加算器４０から出力される５ビットの加算データＣＤＬ
Ａの内、最上位ビットをキャリー信号ＣＹとして、キャ
リー信号ＣＹがLow レベルのときにはダウンカウンタ３
４の出力信号ＣＮ１を選択し、逆にキャリー信号ＣＹが
Highレベルのときにはダウンカウンタ３４の出力信号Ｃ
Ｎ２を選択して、出力信号ＳＬ１として出力するセレク
タ４２と、上記リセット信号ＣＳＴとセレクタ４２の出
力信号ＳＬ１との論理和をとり、その論理和信号をダウ
ンカウンタ３４のセット信号として出力するオアゲート
ＯＲａと、セレクタ４２の出力信号ＳＬ１をリングオシ
レータ２内でパルス信号が半周するのに要する時間Ｔ１
だけ遅延して遅延信号ＤＬ１を出力する遅延線４４と、
加算器４０から出力される信号ＭＳＢがLow レベルのと
きにはセレクタ４２の出力信号ＳＬ１を選択し、逆に信
号ＭＳＢがHighレベルのときには遅延線４４からの遅延
信号ＤＬ１を選択して、出力信号ＳＬ２として出力する
セレクタ４６と、セレクタ４６の出力信号ＳＬ２を、パ
ルスセレクタ３２から出力されるセレクト信号ＰＳＯの
立ち上がりタイミングでラッチして、ラッチ信号ＱOUT
を出力するクリア端子付きＤフリップフロップＤＦＦａ
と、ＤフリップフロップＤＦＦａからのラッチ信号ＱOU
T を所定時間Ｔ２だけ遅延して遅延信号ＤＬ２を出力す
る遅延線４８と、この遅延線４８から出力される遅延信
号ＤＬ２とＤフリップフロップＤＦＦａからのラッチ信
号ＱOUT との論理積をとり、その論理積信号をＤフリッ
プフロップＤＦＦａのクリア信号として出力するアンド
ゲートＡＮＤａと、ＤフリップフロップＤＦＦａからの
ラッチ信号ＱOUT を増幅してパルス信号ＰOUT として出
力する増幅器５０とから構成されている。

【００５５】ここで、パルスセレクタ３２は、リングオ
シレータ２に設けられた出力端子Ｑ０〜Ｑ１５からの出
力信号を夫々入力し、これら各信号の中から、加算器４
０にて生成された加算データＣＤＬＡ（５ビット）の下
位４ビットであるセレクトデータＣＤＬＮに対応した番
号の信号を選択して出力する。つまり、このパルスセレ
クタ３２は、例えば、セレクトデータＣＤＬＮが値１を
表す「０００１」であれば、出力端子Ｑ１からの出力信
号をセレクト信号ＰＳＯとして出力し、セレクトデータ
ＣＤＬＮが値１５を表す「１１１１」であれば、出力端
子Ｑ１５からの出力信号をセレクト信号ＰＳＯとして出
力する。

【００５６】また、ダウンカウンタ３４は、セット端子
ＳＥＴを備えた周知のカウンタであり、そのセット端子
ＳＥＴには、オアゲートＯＲａからのセット信号が入力
される。そして、このセット信号がHighレベルのとき
に、リングオシレータ２の出力端子Ｑ７からの信号（以
下、クロック信号ＣＬＫともいう。）が立ち上がると、
制御データＣＤの上位１０ビットがカウントデータＣＤ
Ｈとしてプリセットされる。一方、セット信号がLow レ
ベルのときには、リングオシレータ２からのクロック信
号ＣＬＫの立ち上がり毎に、そのカウント値ＤＣＤを１
づつ減少させ、カウント値ＤＣＤが値１のときに出力信
号ＣＮ１をHighレベルにし、また、カウント値ＤＣＤが
０のときに出力信号ＣＮ２をHighレベルにする。

【００５７】次に、上記のように構成されたデジタル制
御発振回路８の動作を説明する。まず、リセット信号Ｃ
ＳＴを所定時間Highレベルにすることにより、クロック
信号ＣＬＫの立ち上がりタイミングにてダウンカウンタ
３４に制御データＣＤの上位１０ビットをカウントデー
タＣＤＨをプリセットさせると共に、ラッチ回路３６，
３８をリセットして内部のデータをクリアすることによ
り、当該発振回路８を初期状態にする。

【００５８】ここで、この初期状態では、ラッチ回路３
６，３８がリセットされるため、各ラッチ回路３６，３
８から出力される４ビットのデータは全て０となり、加
算器４０から出力される５ビットの加算データＣＤＬＡ
も全て０となる。従って、この初期状態においては、パ
ルスセレクタ３２にセレクトデータＣＤＬＮとして値０
を表す「００００」が入力され、パルスセレクタ３２は
リングオシレータ２の出力端子Ｑ０からの出力信号をセ
レクト信号ＰＳＯとして出力することになる。また、こ
の初期状態では、ダウンカウンタ３４のＳＥＴ端子がHi
ghレベルとなるため、ダウンカウンタ３４には、リング
オシレータ２からのクロック信号ＣＬＫの立ち上がりタ
イミングで、制御データＣＤの上位１０ビットがカウン
トデータＣＤＨとしてプリセットされる。

【００５９】そしてその後、リセット信号ＣＳＴがLow
レベルになると、ダウンカウンタ３４は、リングオシレ
ータ２からのクロック信号ＣＬＫの立ち上がり毎にその
プリセットされたカウントデータＣＤＨを順次ダウンカ
ウントするカウント動作を開始するが、このとき加算器
４０から出力される５ビットの加算データＣＤＬＡは全
て０であるため、セレクタ４２，４６には夫々Low レベ
ルの信号が入力され、セレクタ４２はダウンカウンタ３
４からの出力信号ＣＮ１を選択して出力信号ＳＬ１を出
力し、セレクタ４６はセレクタ４２からの出力信号ＳＬ
１を選択して出力信号ＳＬ２を出力する。

【００６０】このため、リセット信号ＣＳＴがHighレベ
ルからLow レベルに切り換えられた直後（つまり起動直
後）には、図８の（Ａ）に示すように、ダウンカウンタ
３４のカウント値ＤＣＤが１になっているときにＤフリ
ップフロップＤＦＦａの入力端子ＤがHighレベルとな
り、その状態で、リングオシレータ２の出力端子Ｑ０の
出力がHighレベルとなってパルスセレクタ３２からセレ
クト信号ＰＳＯが出力された時点で、当該発振回路８か
ら最初のパルス信号ＰOUT が出力されることになる。

【００６１】またＤフリップフロップＤＦＦａは、ラッ
チ信号ＱOUT （Highレベル）を出力すると、その後は、
ラッチ信号ＱOUT を所定時間Ｔ２だけ遅延する遅延線４
８からの遅延信号ＤＬ２がHighレベルになったときに、
アンドゲートＡＮＤａを介してクリアされるため、ラッ
チ信号ＱOUT ，延いてはパルス信号ＰOUT のパルス幅
は、遅延線４８の遅延時間Ｔ２と一致することになり、
当該発振回路８からは所定パルス幅のパルス信号ＰOUT
が出力されることになる。

【００６２】またこのように当該発振回路８の起動後、
最初のパルス信号ＰOUT が出力されると、このパルス信
号ＰOUT の立ち上がりタイミングで、ラッチ回路３６が
制御データＣＤの下位４ビットを基準セレクトデータＣ
ＤＬとしてラッチし、ラッチ回路３８が現在パルスセレ
クタ３２に入力されているセレクトデータＣＤＬＮを旧
セレクトデータＣＤＬＢとしてラッチするため、加算器
４０から出力される加算データＣＤＬＡが、制御データ
ＣＤの下位４ビット（基準セレクトデータＣＤＬ）と現
在の加算データＣＤＬＡの下位４ビット（旧セレクトデ
ータＣＤＬＢ：この場合，値０）とを加算した値に更新
される。なお、このとき加算器４０から出力される加算
データＣＤＬＡのキャリー信号ＣＹは０であるため、セ
レクタ４２はダウンカウンタ３４の出力信号ＣＮ１の選
択を継続する。

【００６３】一方、ダウンカウンタ３４のＳＥＴ端子に
は、セレクタ４２からの出力信号ＳＬ１が入力されてい
るため、セレクタ４２からの出力信号ＳＬ１がHighレベ
ルになった後、リングオシレータ２からのクロック信号
ＣＬＫが立ち上がった時点で、ダウンカウンタ３４に、
制御データＣＤの上位１０ビットがカウントデータＣＤ
Ｈとして再度設定され、クロック信号ＣＬＫの次の立ち
上がりタイミングからカウント動作を再開する。

【００６４】そして、このようにダウンカウンタ３４が
カウント動作を再開し、そのカウント値ＤＣＤが値１に
なって、その出力信号ＣＮ１がHighレベルになると、図
８の（Ｂ）に示す如く、セレクタ４２の出力信号ＳＬ
１，及びセレクタ４６の出力信号ＳＬ２が順次Highレベ
ルになる。

【００６５】また、このとき、パルスセレクタ３２は、
加算器４０から出力される加算データＣＤＬＡの下位４
ビット（つまりセレクトデータＣＤＬＮ）に対応して、
リングオシレータ２からの出力信号を選択するため、例
えばラッチ回路３６が基準セレクトデータＣＤＬとして
ラッチした制御データＣＤの下位４ビットが値１を示す
「０００１」であり、加算器４０から出力される加算デ
ータＣＤＬＡが「００００１」になったとすると、図８
の（Ｂ）に示す如く、リングオシレータ２の出力端子Ｑ
１からの出力信号を選択する。

【００６６】従って、この場合、セレクタ４６の出力信
号ＳＬ２がHighレベルになった後、出力端子Ｑ１からの
出力信号が立ち上がった時点で、ＤフリップフロップＤ
ＦＦａからの出力信号ＱOUT がHighレベルとなり、当該
発振回路８から２個目のパルス信号ＰOUT が出力される
ことになる。

【００６７】そして、このように当該発振回路８から２
個めのパルス信号ＰOUT が出力されると、ラッチ回路３
８が、パルスセレクタ３２に現在入力されているセレク
トデータＣＤＬＮを旧セレクトデータＣＤＬＢとして再
度ラッチし、ラッチ回路３６が制御データＣＤの下位４
ビットを基準セレクトデータＣＤＬとして再度ラッチす
るため、制御データＣＤの下位４ビットが「０００１」
のままであれば、加算器４０から出力される加算データ
ＣＤＬＡは「０００１０」に更新され、その後、加算デ
ータＣＤＬＡは、パルス信号ＰOUT を出力する度に、ラ
ッチ回路３６がラッチした制御データＣＤの下位４ビッ
ト（基準セレクトデータＣＤＬ）を加算した値に更新さ
れる。

【００６８】次に、上記のような動作を繰り返すことに
より、加算器４０から出力される加算データＣＤＬＡが
例えば「０１１１１」となり、その下位４ビット目であ
る信号ＭＳＢがHighレベルになると、パルスセレクタ３
２は、リングオシレータ２の出力端子Ｑ１５からの出力
信号を選択し、セレクタ４６は、セレクタ４２からの出
力信号ＳＬ１をリングオシレータ２内でパルス信号が半
周するのに要する時間Ｔ１だけ遅延する遅延線４４から
の遅延信号ＤＬ１を選択するようになる。

【００６９】従って、この場合には、ダウンカウンタ３
４のカウント値ＤＣＤが値１になって、その出力信号Ｃ
Ｎ１がHighレベルになると、セレクタ４２の出力信号Ｓ
Ｌ１がHighレベルになり、その後、時間Ｔ１経過した
後、セレクタ４６の出力信号ＳＬ２がHighレベルにな
る。そして、その後リングオシレータ２の出力端子Ｑ１
５からの出力信号が立ち上がった時点で、Ｄフリップフ
ロップＤＦＦａからの出力信号ＱOUT がHighレベルとな
り、当該発振回路８から次のパルス信号ＰOUT が出力さ
れることになる。

【００７０】なお、これは、パルスセレクタ３２が出力
端子Ｑ８〜Ｑ１５からの出力信号を選択する場合には、
ＤフリップフロップＤＦＦａにおいて、入力データがHi
ghレベルになった直後にそのデータをラッチすることに
なり、ＤフリップフロップＤＦＦａからの出力信号ＱOU
T が不確定になる虞があるからである。

【００７１】つまり、本実施例では、パルスセレクタ３
２が出力端子Ｑ０〜Ｑ７からの出力信号を選択している
場合には、セレクタ４２の出力信号ＳＬ１をそのままＤ
フリップフロップＤＦＦａに入力し、逆に、パルスセレ
クタ３２が出力端子Ｑ８〜Ｑ１５からの出力信号を選択
している場合には、セレクタ４２の出力信号ＳＬ１をパ
ルス信号がリングオシレータ２を半周するのに要する時
間Ｔ１だけ遅延させてＤフリップフロップＤＦＦａに入
力することにより、ＤフリップフロップＤＦＦａへの入
力データがHighレベルに変化してからＤフリップフロッ
プＤＦＦａがそのデータをラッチするまでの時間が、常
に、リングオシレータ２をパルス信号が半周するのに要
する時間以上となるようにしているのである。

【００７２】また次に、加算器４０から出力される加算
データＣＤＬＡのキャリー信号ＣＹがHighレベルになる
と、セレクタ４２は、ダウンカウンタ３４のカウント値
ＤＣＤが０であるときにHighレベルとなる出力信号ＣＮ
２を選択する。従って、この場合には、リングオシレー
タ２内でのパルス信号の周回回数が制御データＣＤの上
位１０ビットデータに値１を加えた回数に達した後、パ
ルスセレクタ３２から出力されるセレクト信号ＰＳＯの
立ち上がりで、パルス信号ＰOUT が出力されることにな
る。

【００７３】なお、これは、ダウンカウンタ３４は、リ
ングオシレータ２の出力端子Ｑ７から出力されるクロッ
ク信号ＣＬＫにより常に一定周期（３２・Ｔｄ）でダウ
ンカウントを行うため、今回リングオシレータ２からパ
ルス信号を取り出す出力端子が、前回パルス信号を取り
出した出力端子よりも前段のものになったとき、つま
り、パルスセレクタ３２に入力されるセレクトデータＣ
ＤＬＮの値が前回値よりも小さくなったときに、発振周
期が、リングオシレータ２をパルス信号が１周する時間
だけ短くなってしまうためである。

【００７４】このように本実施例のデジタル制御発振回
路８においては、演算回路６から出力される制御データ
ＣＤの上位１０ビットであるカウントデータＣＤＨにて
リングオシレータ２内でのパルス信号の周回回数をカウ
ントし、制御データＣＤの下位４ビットである基準セレ
クトデータＣＤＬを順次加算した５ビットの加算データ
ＣＤＬＡの下位４ビット（セレクトデータＣＤＬＮ）に
てリングオシレータ２からの出力信号を選択し、更に加
算データＣＤＬＡのキャリー信号ＣＹにてパルス信号の
周回回数のカウント値を増・減することにより、パルス
信号ＰOUT を、常に、制御データＣＤとリングオシレー
タ２内の反転回路の反転動作時間Ｔｄとで決定される一
定周期（＝ＣＤＨ×３２・Ｔｄ＋ＣＨＬ×２・Ｔｄ）で
繰返し出力するようにされている。このため、従来のデ
ジタル制御発振回路のように、パルス信号ＰOUT を出力
する度にリングオシレータをリセットする必要はなく、
リングオシレータのパルス信号周回動作を連続的に実行
させることができる。

【００７５】以上、詳述したように、本実施例の周波数
変換装置においては、リングオシレータ２の出力端子Ｑ
０〜Ｑ１５から順次出力される出力信号に基づき、外部
から入力された基準信号ＰＢの周期を２進デジタル値Ｄ
OUT に繰返し符号化可能なパルス位相差符号化回路４
と、同じく、リングオシレータ２の出力端子Ｑ０〜Ｑ１
５から順次出力される出力信号に基づき、外部から入力
された制御データＣＤに応じた周期で所定パルス幅のパ
ルス信号ＰOUT を繰返し出力可能なデジタル制御発振回
路８とを備え、これらパルス位相差符号化回路４及びデ
ジタル制御発振回路８にリングオシレータ２を共用させ
ている。

【００７６】この結果、パルス位相差符号化回路４にて
得られる２進デジタル値ＤOUT 及びデジタル制御発振回
路８から出力されるパルス信号ＰOUT の時間分解能が、
リングオシレータ２の各出力端子Ｑ０〜Ｑ１５間の反転
回路の反転動作時間Ｔｄで決定される一定の遅延時間
（２・Ｔｄ）となり、例えば、パルス位相差符号化回路
４にて得られた２進デジタル値ＤOUT をそのままデジタ
ル制御発振回路８に制御データＣＤとして入力すれば、
デジタル制御発振回路８から、パルス位相差符号化回路
４が２進デジタル値ＤOUT に符号化した基準信号ＰＢと
全く同じ周期でパルス信号ＰOUT を出力させることがで
きる。

【００７７】従って、演算回路６を、パルス位相差符号
化回路４にて得られた２進デジタル値ＤOUT を所定値倍
する乗算回路として動作させれば、当該装置を極めて高
精度な分周装置として使用することができ、逆にパルス
位相差符号化回路４にて得られた２進デジタル値ＤOUT
を所定値分の１する除算回路として動作させれば、当該
装置を極めて高精度な逓倍装置として使用することがで
きる。

【００７８】また従来のようにパルス位相差符号化回路
４及びデジタル制御発振回路８に専用の遅延回路を設け
る必要がなく、各回路４，８に一つのリングオシレータ
２を共用させているので、装置構成を簡素化して小型化
することができる。ここで、本実施例では、パルス位相
差符号化回路４とデジタル制御発振回路８とを用いて、
基準信号ＰＢを分周又は逓倍したパルス信号ＰOUT を生
成する周波数変換装置について説明したが、本発明は、
例えば、特開平５−１０２８０１号公報に開示されたパ
ルス位相差符号化回路とデジタル制御発振回路とを用い
たＰＬＬ、図９に示すように２個のパルス位相差符号化
回路を用いて被測定信号ＰＸの周波数を測定する周波数
測定装置、或は図１０（ａ）に示すように２個のデジタ
ル制御発振回路を用いて入力データに対応した所定周期
で所定デューティ比のパルス信号ＰＯを生成する発振装
置等、パルス位相差符号化回路やデジタル制御発振回路
を複数同時に使用する装置であれば、どのような装置で
あっも適用できる。

【００７９】なお、図９に示した周波数測定装置は、パ
ルス位相差符号化回路５４に周波数が既知の基準信号Ｐ
Ｂを入力して、その周期を符号化させると共に、パルス
位相差符号化回路５６に周波数が未知の被測定信号ＰＸ
を入力して、その周期を符号化させ、これら各パルス位
相差符号化回路５４，５６により得られた２進デジタル
値Ｄ１，Ｄ２を除算回路５８に入力して、基準信号ＰＢ
の周期（Ｄ１）に対する被測定信号ＰＸの周期（Ｄ２）
の比率（ＤＯ＝Ｄ２／Ｄ１）を求めることにより、被測
定信号ＰＸの周期，つまり周波数を測定するようにした
ものである。そして、各パルス位相差符号化回路５４，
５６は、上記実施例のパルス位相差符号化回路４と同様
に構成され、上記実施例のリングオシレータ２と同様に
構成されたリングオシレータ５２を共用している。従っ
て、各パルス位相差符号化回路５４，５６の時間分解能
は完全に一致し、被測定信号ＰＸの周期（周波数）を高
精度に測定することができるようになる。

【００８０】また、図１０に示した発振装置は、上記実
施例のリングオシレータ２と同様に構成されたリングオ
シレータ６２と、上記実施例のデジタル制御発振回路８
と同様に構成され、リングオシレータ６２を共用して動
作する２個のデジタル制御発振回路６４，６６と、一方
のデジタル制御発振回路６４からのパルス信号Ｐ１がセ
ット端子Ｓに入力され、他方のデジタル制御発振回路６
６からのパルス信号Ｐ２をリセット端子Ｒに入力される
ＲＳフリップフロップ６８とから構成されている。

【００８１】そして、この発振装置は、各デジタル制御
発振回路６４，６６に起動用の任意のデジタルデータを
夫々制御データＤａ，Ｄｂとして入力すると共に、リセ
ット信号ＣＳＴを同時に入力して、各デジタル制御発振
回路６４，６６を同時に起動し、その後、デジタル制御
発振回路６４には、ＲＳフリップフロップ６８から出力
すべきパルス信号ＰＯの周期（周波数）を表す制御デー
タＤａを入力し、デジタル制御発振回路６６には、最初
のパルス信号Ｐ１が出力されるまでの間制御データＤａ
をＫ倍（但しＫ：１〜２まで任意の値）した制御データ
Ｄｂを入力し、最初のパルス信号Ｐ１が出力された後は
制御データＤａと同じ制御データＤｂを入力する、とい
った手順で使用される。

【００８２】つまり、このように使用することにより、
図１０（ｂ）に示す如く、一方のデジタル制御発振回路
６４からは、起動後、制御データＤａに対応した一定周
期でパルス信号Ｐ１が順次出力され、他方のデジタル制
御発振回路６６からは、このパルス信号Ｐ１と同じ周期
で、位相がその周期に対して（Ｋ−１）だけずれたパル
ス信号Ｐ２が順次出力されるようになり、ＲＳフリップ
フロップ６８からは、パルス信号Ｐ１とパルス信号Ｐ２
との位相のずれに対応したデューティ比（Ｋが１．５で
あればデューティ比５０％となる）のパルス信号ＰＯを
出力されることになるため、図１０（ａ）に示した発振
装置によれば、起動後最初に入力する制御データＤａ，
Ｄｂの値によって、所定周期で所定デューティ比のパル
ス信号ＰＯを出力させることができるようになるのであ
る。

【００８３】そして、この発振装置においても、各デジ
タル制御発振回路６４，６６は、リングオシレータ６２
を共用しているため、その時間分解能は完全に一致し、
ＲＳフリップフロップ６８から出力されるパルス信号Ｐ
Ｏの周期及びデューティ比を高精度に制御することがで
きる。

【図面の簡単な説明】

【図１】実施例の周波数変換装置全体の構成を表すブロ
ック図である。

【図２】実施例のリングオシレータの構成を表す電気回
路図である。

【図３】図２に示したリングオシレータの動作を表すタ
イムチャートである。

【図４】実施例のパルス位相差符号化回路の構成を表す
電気回路図である。

【図５】図４に示したパルス位相差符号化回路内のパル
スセレクタ・エンコーダ回路の構成を表す電気回路図で
ある。

【図６】図４に示したパルス位相差符号化回路の動作を
表すタイムチャートである。

【図７】実施例のデジタル制御発振回路の構成を表す電
気回路図である。

【図８】図７に示したデジタル制御発振回路の起動直後
の動作を表すタイムチャートである。

【図９】２個のパルス位相差符号化回路を用いた周波数
測定装置の構成を表すブロック図である。

【図１０】２個のデジタル制御発振回路を用いた発振装
置の構成を表すブロック図である。

【符号の説明】

２，５２，６２…リングオシレータ（ＮＡＮＤ１，ＮＡ
ＮＤ３２…ナンドゲート、ＩＮＶ２〜ＩＮＶ３１…イン
バータ） ４，５４，５６…パルス位相差符号化回路（１２…パル
スセレクタ・エンコーダ回路、１４，１８…カウンタ、
１６，２０…ラッチ回路、２２…マルチプレクサ、２４
…加算器、２６…データラッチ回路、２８…減算器） ８，６４，６６…デジタル制御発振回路（３２…パルス
セレクタ、３４…ダウンカウンタ、３６，３８…ラッチ
回路、４０…加算器、４２，４６…セレクタ、４４，４
８…遅延線、ＤＦＦａ…Ｄフリップフロップ） ６…演算回路 ５８…除算回路 ６８…ＲＳフリッ
プフロップ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の遅延素子が連結され、該遅延素子
   の所定の接続点から、該遅延素子の連結個数にて決定さ
   れる遅延時間だけ遅延した遅延信号を順次出力する遅延
   回路と、 所定の開始タイミングの後に外部からパルス信号が入力
   されると、上記遅延回路から出力された遅延信号のうち
   の上記パルス信号の入力されたタイミングに対応した特
   定の遅延信号を検出し、該特定の遅延信号を出力した遅
   延素子の上記遅延回路内での連結位置を表わす位置デー
   タを生成する位置データ生成手段、及び、該位置データ
   生成手段にて生成された位置データと上記開始タイミン
   グにおける位置データとから上記開始タイミングから上
   記パルス信号の入力までの位相差を表わすデジタルデー
   タを生成する演算手段、を備え、互いに関連する異なる
   上記パルス信号が夫々入力される複数のパルス位相差符
   号化回路と、 上記複数のパルス位相差符号化回路から出力された複数
   の上記デジタルデータに基づき出力信号を出力する出力
   回路とからなり、上記各パルス位相差符号化回路が、上
   記遅延回路を共有して、外部から入力されたパルス信号
   の位相差を夫々符号化することを特徴とするパルス信号
   処理装置。
2. 【請求項２】 複数の遅延素子が連結され、該遅延素子
   の所定の接続点から、入力信号を該遅延素子の連結個数
   にて決定される遅延時間だけ遅延した遅延信号を順次出
   力する遅延回路と、 外部からパルス信号が入力されると、上記遅延回路から
   出力された最新の遅延信号を検出し、該遅延信号を出力
   した遅延素子の上記遅延回路内での連結位置を表わす位
   置データを生成する位置データ生成手段、及び、該位置
   データ生成手段にて前回生成された位置データと最新の
   位置データとから上記パルス信号の位相差を表わすデジ
   タルデータを生成する演算手段、を備え、互いに関連す
   る異なる上記パルス信号が夫々入力される複数のパルス
   位相差符号化回路と、 上記複数のパルス位相差符号化回路から出力された複数
   の上記デジタルデータに基づき出力信号を出力する出力
   回路とからなり、上記各パルス位相差符号化回路が、上
   記遅延回路を共有して、外部から入力されたパルス信号
   の位相差を夫々符号化することを特徴とするパルス信号
   処理装置。
3. 【請求項３】 上記遅延素子は入力される信号を所定の
   遅延時間で反転させる反転回路からなり、上記遅延回路
   が、リング状に連結された複数の上記反転回路を有し、
   各反転回路によりパルス信号を順次反転して周回させる
   パルス周回回路からなり、 上記パルス位相差符号化回路が、該パルス周回回路内で
   のパルス信号の周回回数をカウントし、該カウント値を
   上記位置データ生成手段にて生成された位置データの上
   位ビットデータとして上記演算手段に出力する第１のカ
   ウント手段を備えたことを特徴とする請求項２記載のパ
   ルス信号処理装置。
4. 【請求項４】 上記演算手段は、上記位置データ生成手
   段にて前回生成された位置データと最新の位置データと
   の偏差を演算し、該演算結果から上記パルス信号の位相
   差を表わすデジタルデータを生成することを特徴とする
   請求項２または請求項３に記載のパルス信号処理装置。
5. 【請求項５】 複数の遅延素子が連結され、該遅延素子
   の所定の接続点から入力信号を入力することで起動する
   とともに、入力された該入力信号を該遅延素子の連結個
   数にて決定される遅延時間だけ遅延した遅延信号を順次
   出力する遅延回路と、 外部からパルス信号が入力されると、上記遅延回路から
   出力された遅延信号のうちの上記パルス信号の入力され
   たタイミングに対応した特定の遅延信号を検出し、該特
   定の遅延信号を出力した遅延素子の上記遅延回路内での
   連結位置を表わす位置データを生成し、該位置データを
   用いて上記入力信号と上記パルス信号との位相差を表わ
   すデジタルデータを生成する、互いに関連する異なる上
   記パルス信号が夫々入力される複数のパルス位相差符号
   化回路と、 上記複数のパルス位相差符号化回路から出力された複数
   の上記デジタルデータに基づき出力信号を出力する出力
   回路とからなり、上記各パルス位相差符号化回路が、上
   記遅延回路を共有して、入力信号とパルス信号の位相差
   を夫々符号化することを特徴とするパルス信号処理装
   置。
6. 【請求項６】 上記パルス位相差符号化回路の夫々は、
   外部から更にパルス信号が入力されると、上記遅延回路
   から出力された遅延信号のうちの最新の遅延信号を検出
   し、該特定の遅延信号を出力した遅延素子の上記遅延回
   路内での連結位置を表わす最新の位置データを生成し、
   該最新の位置データと前回生成された位置データとの偏
   差を演算する演算手段を備え、上記更なるパルス信号が
   入力された後は、上記入力信号と上記パルス信号の位相
   差に代えて、上記パルス信号と更なるパルス信号との位
   相差を出力するすることを特徴とする請求項５記載のパ
   ルス信号処理装置。