JP2006295320A - 逓倍クロック信号出力回路 - Google Patents

Abstract

【課題】 電源を分離するようなコストアップする対策を採らずとも、逓倍クロック信号の周波数を安定化させることができる逓倍クロック信号出力回路を提供する。
【解決手段】 逓倍クロック信号出力回路１にカウンタ・数値平均化回路３を備え、基準クロック信号ＰＲＥＦの周期をカウントするカウンタによる複数回のカウント結果を制御周期内で平均化し、デジタル制御発振回路２は、その平均化されたデータＤＴＡＶＥを演算処理して逓倍クロック信号ＰＯＵＴを生成する。
【選択図】 図１

Description

本発明は、基準クロック信号の周期を、前記基準クロック信号よりも短い周期のクロック信号によりカウントした周期データを演算処理することで、前記基準クロック信号の周波数を逓倍した逓倍クロック信号を生成出力する逓倍クロック信号出力回路に関する。

ＰＬＬ（Phase Locked Loop）回路の動作をデジタル的な演算処理によって実現することで、基準クロック信号の周波数を逓倍した逓倍クロック信号を生成出力する所謂ＤＰＬＬ回路では、前記基準クロック信号の複数周期を１制御周期として回路動作を繰り返す。そして、その制御周期において基準クロック信号の周期を１回だけカウントし、逓倍クロック信号を生成するための演算に使用するようになっている。斯様な構成のＤＰＬＬ回路の一例は、特許文献１に開示されている。
特開平８−２６５１１１号公報

また、ＤＰＬＬ回路は、インバータゲートのような論理反転素子を複数個リング状に接続して構成されるリングオシレータを備えており、このリングオシレータが出力する高速のクロック信号により基準クロック信号の周期をカウントするようにしている。しかし、インバータゲートのゲート遅延時間は、電源電圧の変化に応じて変動する特性がある。そのため、内部回路や或いは外部に接続されている回路の動作状態に応じて消費電流が変動することに基づいて電源電圧が変動すると、リングオシレータが出力するクロック信号の周波数が変動する。その結果、逓倍クロック信号の周波数が変動してしまうという問題がある。

斯様な問題を解決するには、例えばＤＰＬＬ回路若しくはその内部のリングオシレータに供給する電源と、その他の回路に供給する電源とを分離することが考えられる。しかしながら、その場合は電源回路を複数用意して電源端子も別途設けることになり、更に、ＤＰＬＬ回路側の電源安定化用にコンデンサを付加する必要もあり、コストアップしてしまう。
本発明は上記事情に鑑みてなされたものであり、その目的は、電源を分離するようなコストアップする対策を採らずとも、逓倍クロック信号の周波数を安定化させることができる逓倍クロック信号出力回路を提供することにある。

請求項１記載の逓倍クロック信号出力回路によれば、平均化回路は、基準クロック信号の周期をカウントするカウンタによる複数回のカウント結果を制御周期内で平均化し、演算処理回路は、その平均化されたデータを演算処理して逓倍クロック信号を生成する。具体的には、例えば請求項２に記載したように、平均化回路を、カウンタによりカウントされた周期データを順次加算する加算回路と、加算結果を加算回数に応じて除算する除算回路とで構成する。
即ち、電源電圧の変動によってリングオシレータが出力する高速クロック信号の周波数が変動した場合でも、周期データが平均化されるため周波数変動の影響を極力排除することができる。従って、電源を分離するような対策を採ることなく、逓倍クロック信号の周波数精度を向上させることができる。

請求項３記載の逓倍クロック信号出力回路によれば、平均化回路を、カウンタによりカウントされた周期データと、前回に平均化された周期データとの何れか一方を選択して出力するセレクタと、このセレクタより出力されるデータとカウンタによりカウントされた周期データとを加算する加算回路と、この加算回路の加算結果を２分する除算回路とで構成する。
即ち、最初だけはセレクタにカウンタ側の周期データを選択させることで、最初に得られる平均結果は、実質的に最初にカウントされた周期データに等しくなる。それ以降は、セレクタに前回に平均化された周期データ側を選択させれば、前回までに平均化されている周期データと今回新たにカウントされた周期データとが加算され、その加算結果が２分されるようになる。従って、カウンタのサイズや除算回路における除数を大きくすることなく、平均化された周期データを得ることができる。

（第１実施例）
以下、本発明の第１実施例について図１乃至図４を参照して説明する。図１は、逓倍クロック信号出力回路の構成を示す機能ブロック図である。逓倍クロック信号出力回路１は、デジタル制御発振回路（ＤＣＯ，演算処理回路）２，カウンタ・数値平均化回路３，データラッチ回路４，制御回路５を備えて構成されている。デジタル制御発振回路２は、所定の位相差Ｔｇを有する１６個のパルス信号（以下、クロック信号という）Ｒ１〜Ｒ１６を順次出力するリングオシレータ６を内蔵しており、外部からハイレベルの制御信号ＰＡが与えられている時に、リングオシレータ６により生成されるクロック信号Ｒ１〜Ｒ１６を用いて１２ビットの周波数制御データＣＤ１〜ＣＤ１２に対応した周期の出力信号ＰＯＵＴを生成する。

カウンタ・数値平均化回路３は、リングオシレータ６より出力されるクロック信号Ｒ１〜Ｒ１６の１つであるクロック信号ＲＣＫを用いて基準信号ＰＲＥＦの１周期をカウントすると共に、そのカウント値を平均化処理した１３ビットデータＤＴＡＶＥ１〜１３をデータラッチ回路４に出力する。データラッチ回路４は、外部より与えられる逓倍数切換信号ＤＶ１に応じてデータＤＴＡＶＥ１〜１３を１２ビットの周波数制御データＣＤ１〜ＣＤ１２に変換し、デジタル制御発振回路２へ出力する。そして、制御回路５は、デジタル制御発振回路２，カウンタ・数値平均化回路３，データラッチ回路４の動作タイミングを制御するための各種制御信号を出力する。

制御回路５は、基準信号ＰＲＥＦをカウントする３ビットカウンタを中心とするロジック回路で構成され、外部からの制御信号ＰＡがロウレベルのときにリセットされる。そして、制御信号ＰＡがハイレベルであれば３ビットカウンタが基準信号ＰＲＥＦをカウントする。そのカウント値（制御ステート）が「１」以上となった場合、カウンタ・数値平均化回路３へカウント許可信号ＵＣＥ３を出力し、カウント値が「４」のときにデータラッチ回路４へデータラッチ信号ＵＣＥ２を出力し、カウント値が「５」のときにデジタル制御発振回路２へデータラッチ信号ＤＬＳを出力し、更に、カウント値が「０，２，４，６」のときに、カウンタ・数値平均化回路３へカウントクリア信号ＣＬＲを出力する。また、外部から動作開始信号ＰＳＴＢが入力されると、その信号ＰＳＴＢはカウントクリア信号ＣＬＲが出力されるタイミングでラッチされ、デジタル制御発振回路２へ発振動作を開始させるための制御信号ＰＣとして出力される。
尚、カウント許可信号ＵＣＥ３は、一旦アクティブになると制御周期が切替わってもその状態を維持し続けるようになっている。

カウンタ・数値平均化回路３は、制御回路５からカウント許可信号ＵＣＥ３が連続的に出力されると、カウントクリア信号ＣＬＲが出力されない制御ステート「１，３，５，７」において（即ち、基準信号ＰＲＥＦの１周期に相当）、内蔵されている１３ビットカウンタ４１（図３参照）がクロック信号ＲＣＫをカウントする。そして、得られたカウントデータＤＴ１〜ＤＴ１３については得られる毎に平均化処理が行なわれ、平均化されたデータＤＴＡＶＥ１〜１３が出力される。

データラッチ回路４では、制御回路５からデータラッチ信号ＤＬＳが出力され、それに同期してデジタル制御発振回路２からラッチタイミング信号ＤＬＣが出力されると、ＤＴＡＶＥ１〜１３の下位１２ビットであるＤＴＡＶＥ１〜１２、或いはそのデータを２で割った値を表すＤＴＡＶＥ２〜１３を、周波数制御データＣＤ１〜ＣＤ１２としてデジタル制御発振回路２へ出力する。その後、制御回路５からカウントクリア信号ＣＬＲが出力されると、カウンタ・数値平均化回路３内部のカウンタ４１がクリアされる。

デジタル制御発振回路２は、リングオシレータ６以外の構成については図示しないが、リングオシレータ６からの多相クロック信号Ｒ１〜Ｒ１６を受け、４ビットのセレクトデータＤ１〜Ｄ４に対応したクロック信号を択一的に選択して出力するパルスセレクタ，カウンタ・数値平均化回路３から入力された周波数制御データＣＤの内の上位８ビット（ＣＤ５〜ＣＤ１２）がプリセットされ、リングオシレータ６から出力されるクロック信号Ｒ１３の立ち上がりタイミングでダウンカウントを行うカウンタ備えている。

リングオシレータ６は、例えば図２に示すように、遅延ゲートとして２個の２入力ＮＡＮＤゲート７，８と、３０個のＩＮＶ（インバータ）ゲート９〜３８（但し、１０〜２４，２６〜３７については符号の図示を省略）を備えて構成されている。これらの各論理反転回路は、各出力端子が次段の入力端子へとリング状に接続されており、ＮＡＮＤゲート７の一方の入力端子はＮＡＮＤゲート８の出力端子に接続され、他方の入力端子には外部からのモード制御信号ＰＡが与えられるようになっている。
また、ＮＡＮＤゲート８の一方の入力端子はＩＮＶゲート３８の出力端子に接続され、他方の入力端子はＩＮＶゲート２５の出力端子に接続されている。そして、ＮＡＮＤゲート７から数えて偶数段目に接続されている論理反転回路の出力端子からは、夫々多相クロック信号Ｒ１〜Ｒ１６が出力されるようになっている。

尚、以上の構成については、カウンタ・数値平均化回路３において平均化処理を行う構成と、その構成に対応して必要となる制御信号（カウント許可信号ＵＣＥに替わるＵＣＥ３，カウントクリア信号ＣＬＲの出力タイミング等）を制御回路５が出力する部分以外の構成については、基本的に特許文献１に開示されているものと同様である。

次に、カウンタ・数値平均化回路３の構成について図３を参照して説明する。カウンタ・数値平均化回路３は、カウンタ４１，加算回路４２，除算回路４３，レジスタ４４で構成されている。カウンタ４１は、カウント許可信号ＵＣＥ３がアクティブであり、且つカウントクリア信号ＣＬＲがインアクティブである期間に出力されるクロック信号ＲＣＫの数を１３ビットでカウントし、カウンタ値ＤＴを加算回路４２に出力する。加算回路４２は、自身が除算回路４３に出力する加算結果データＤＴＢを入力側にフィードバックしたデータＦＢと、カウンタ値ＤＴとを加算する。除算回路４３は、加算結果データＤＴＢを加算器４２における加算回数Ｎに「１」を加えた値で除算してレジスタ４４に出力する。そして、レジスタ４４に格納されて出力されるデータが平均化処理されたデータＤＴＡＶＥ（１〜１３）となる。

また、図３には、カウンタ・数値平均化回路３における演算データが演算周期毎に変化する状態も示している。尚、カウンタ４１は、基準信号ＰＲＥＦの１周期毎にカウント，クリアを交互に繰り返すので、演算周期は基準信号ＰＲＥＦの２周期となる。初期状態として、フィードバックデータＦＢ及び加算回数Ｎが「０」から演算を開始すると、最初のカウンタ値ＤＴが「ａ１」であれば加算結果データＤＴＢは「ａ１＋０」であり、出力データＤＴＡＶＥは「ａ１」である。

次の演算周期におけるカウンタ値ＤＴが「ａ２」であれば、フィードバックデータＦＢは前回の加算結果「ａ１」であるから、今回の加算結果データＤＴＢは「ａ１＋ａ２」となる。そして、除算回路４３においては「１／（１＋１）」が乗ぜられるので、出力データＤＴＡＶＥは「（ａ１＋ａ２）／２」となる。
以降は同様に、その次の演算周期におけるカウンタ値ＤＴが「ａ３」であれば、フィードバックデータＦＢは前回の加算結果「ａ１＋ａ２」であるから、今回の加算結果データＤＴＢは「ａ１＋ａ２＋ａ３」となる。そして、除算回路４３においては「１／（２＋１）」が乗ぜられるので、出力データＤＴＡＶＥは「（ａ１＋ａ２＋ａ３）／３」となる。

次に、本実施例の作用について図４も参照して説明する。図４は、カウンタ・数値平均化回路３及びデータラッチ回路４を中心とする回路動作を示すタイミングチャートである。カウンタ・数値平均化回路３のカウンタ４１は、上述したようにＵＣＥ３がアクティブになるとカウント動作を開始し（ｊ）、基準信号ＰＲＥＦの２周期毎にカウントデータＤＴをａ１，ａ２，ａ３，・・・のように出力する（ｉ）。そして、カウンタ・数値平均化回路３からは、やはり２周期毎に平均化処理されたデータＤＴＡＶＥが更新され、ａ１，（ａ１＋ａ２）／２，（ａ１＋ａ２＋ａ３）／３，・・・のように出力される（ｇ）。

データラッチ回路４には、第４ステートでラッチ信号ＵＣＥ２が出力されるので（ｂ）、最初はデータＤＴＡＶＥとして、（ａ１＋ａ２）／２がラッチされ、その１３ビットデータが逓倍数切換信号ＤＶ１に応じて１２ビットデータＣＤに変換されて、デジタル制御発振回路２に出力される（ｈ）。デジタル制御発振回路２には、第５ステートでラッチ信号ＤＬＳが出力されて上記１２ビットデータＣＤがラッチされ（ｃ）、逓倍クロック信号ＰＯＵＴを生成するための演算に使用される。そして、制御回路５が、動作開始信号ＰＳＴＢを受けて、第７ステートで制御信号ＰＣをアクティブにすると、デジタル制御発振回路２が逓倍クロック信号ＰＯＵＴの出力を開始する。

以上のように本実施例によれば、逓倍クロック信号出力回路１に、カウンタ・数値平均化回路３を備え、基準クロック信号ＰＲＥＦの周期をカウントするカウンタ４１による複数回のカウント結果を制御周期内で平均化し、デジタル制御発振回路２は、その平均化されたデータＤＴＡＶＥを演算処理して逓倍クロック信号ＰＯＵＴを生成するようにした。具体的には、カウンタ・数値平均化回路３は、カウンタ４１によりカウントされた周期データＤＴを加算回路４２により順次加算し、その加算結果データＤＴＢを除算回路４３により加算回数に応じて除算し、平均化したデータＤＴＡＶＥを出力する。
即ち、電源電圧の変動によりリングオシレータ６が出力する高速クロック信号ＲＣＫの周波数が変動した場合でも、周期データＤＴが平均化されるため周波数変動の影響を極力排除することができる。従って、逓倍クロック信号出力回路１に供給される電源を分離する対策を採ることなく、逓倍クロック信号ＰＯＵＴの周波数精度を向上させることができる。

（第２実施例）
図５は本発明の第２実施例であり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。図５は、第１実施例の図３相当図であり、カウンタ・数値平均化回路３に替わるカウンタ・数値平均化回路４５の構成を示すものである。カウンタ・数値平均化回路４５では、除算回路４３に替わって除算回路４６が配置されており、この除算回路４６は、加算回路４２より出力される加算結果データＤＴＢを常に「２」で除算するように構成されている。

更に、カウンタ・数値平均化回路４５にはデータセレクタ４７が追加されている。このセレクタ４７は、カウンタ４１のカウントデータＤＴと、除算回路４６より出力される除算結果であるフィードバックデータＦＢとの何れかを選択して、加算回路４２に出力するようになっている。尚、セレクタ４７の選択切替えは図示しないロジック回路によって行われ、セレクタ４７は、初期状態からカウンタ４１が最初に周期データをカウントして出力した場合だけカウントデータＤＴ側を選択し、それ以降はフィードバックデータＦＢ側を選択し続けるようになっている。

次に、第２実施例の作用について説明する。図５に示すように、初期状態として、フィードバックデータＦＢが不定の状態から、カウンタ・数値平均化回路４５が演算を開始すると、最初はセレクタ４７がカウントデータＤＴ側を選択しているので、最初のカウンタ値ＤＴが「ａ１」であれば加算結果データＤＴＢは「ａ１＋ａ１」となり、「２」で除算した出力データＤＴＡＶＥは「ａ１」となる。
それ以降、セレクタ４７はフィードバックデータＦＢ側を選択し続ける。すると、次の演算周期におけるカウンタ値ＤＴが「ａ２」であれば、フィードバックデータＦＢは前回の加算結果「ａ１」であるから、今回の加算結果データＤＴＢは「ａ１＋ａ２」となり、「２」で除算した出力データＤＴＡＶＥは「（ａ１＋ａ２）／２＝ａ２’」となる。

以降は同様に、その次の演算周期におけるカウンタ値ＤＴが「ａ３」であれば、フィードバックデータＦＢは前回の除算結果「ａ２’」であるから、今回の加算結果データＤＴＢは「ａ２’＋ａ３」となる。そして、「２」で除算した出力データＤＴＡＶＥは「（ａ２’＋ａ３）／２＝ａ３’」となる。

以上のように第２実施例によれば、カウンタ・数値平均化回路４５を、カウンタ４１によりカウントされた周期データＤＴと、前回に平均化された周期データＦＢとの何れか一方を選択して出力するセレクタ４７と、このセレクタ４７より出力されるデータとカウンタ４１によりカウントされた周期データとを加算する加算回路４２と、この加算回路４２の加算結果を２分する除算回路４６とで構成した。
従って、最初の演算周期以外は、セレクタ４７にフィードバックデータＦＢ側を選択させれば、前回までに平均化されている周期データＦＢ（＝ＤＴＡＶＥ）と今回新たにカウントされた周期データＤＴとが加算され、その加算結果が２分されるようになり、カウンタ４１のサイズや除算回路４６における除数を大きくすることなく、平均化された周期データＤＴＡＶＥを得ることができる。

（第３実施例）
図６は本発明の第３実施例を示すものである。第３実施例の逓倍クロック信号出力回路４８は、第１実施例の逓倍クロック信号出力回路１に、周波数微調回路４９を加えたものである。この周波数微調回路４９の動作の詳細についても特許文献１に記載されているので、以下ではその概略のみ説明する。
周波数微調回路４９は、カウンタ・数値平均化回路３から出力される１２ビットの周波数制御データＣＤを受けて、９ビットの周波数制御データＤＤ（ＤＤ１〜ＤＤ９）をデジタル制御発振回路２に出力する。そして、デジタル制御発振回路２は、９ビットの周波数制御データＤＤに応じた周期で出力信号ＰＯＵＴを出力する。

周波数微調回路４９は、周波数制御データＣＤの上位９ビットＣＤ４〜ＣＤ１２を受け、そのデータ値に定数「１」を加算したデータ（「＋１」データ）を生成し、上記９ビットＣＤ４〜ＣＤ１２と「＋１」データとの何れか一方を選択する。そして、選択出力される９ビットデータを、デジタル制御発振回路２から出力信号ＰＯＵＴに同期して出力されるクロック信号ＦＤＣの立ち上がりタイミングでラッチし、そのラッチしたデータを周波数制御データＤＤ１〜ＤＤ９としてデジタル制御発振回路２へ出力する。また、周波数微調回路４９は、カウンタ・数値平均化回路３から出力された周波数制御データＣＤの下位３ビットＣＤ１〜ＣＤ３を受け、上記クロック信号ＦＤＣに同期し且つ下位３ビットＣＤ１〜ＣＤ３に対応した頻度で「＋１」データを選択出力させる。

例えば、カウンタ・数値平均化回路３から入力される周波数制御データＣＤが「１１０００００００１０１」である場合、デジタル制御発振回路２には、出力信号ＰＯＵＴを出力する度に、２回に１回及び８回に１回の割で、上位９ビットデータ「１１０００００００」に値１を加算した「１１００００００１」が入力される。それ以外は上位９ビットデータ「１１０００００００」がそのまま入力され、デジタル制御発振回路２は、この入力データに応じた周期で出力信号ＰＯＵＴを発生する。

つまり、逓倍クロック信号出力回路４８では、カウンタ・数値平均化回路３から出力される周波数制御データＣＤを８（２ⁿ ：ｎ＝３）で割った場合の小数点以上の値を表すデータ（第１データ）をデジタル制御発振回路２に出力し、且つ、周波数制御データＣＤの下位３ビットのデータＣＤ１〜ＣＤ３が表す値と８との比に応じた頻度、即ち上記小数点以下の値に応じた頻度で、第１データに「１」が加算される。
よって、周波数制御データＣＤが８で割り切れない場合（下位３ビットＣＤ１〜ＣＤ３のデータ値が０でない）には、その除算結果のうち小数点以下の値に応じた頻度で、小数点以上のデータ値に「１」を加算したデータ（第２データ）が周波数制御データＣＤとして出力されるので、出力信号ＰＯＵＴの発生周期の平均値を、周波数制御データＣＤを「８」で割った値に正確に対応させることができる。

本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
平均化回路は、例えば、以下のように構成しても良い。Ｎ個のデータレジスタを直列に接続してシフトレジスタを構成し、カウンタが周期データをカウントする毎にそのカウントデータを順次シフトさせる。そして、各データレジスタの出力データを加算回路で加算し、その加算結果をＮで除算するようにしても良い。

本発明の第１実施例であり、逓倍クロック信号出力回路の構成を示す機能ブロック図 リングオシレータの構成を示す図 カウンタ・数値平均化回路の構成を示す図 カウンタ・数値平均化回路及びデータラッチ回路を中心とする回路動作を示すタイミングチャート 本発明の第２実施例を示す図３相当図 本発明の第３実施例を示す図１相当図

符号の説明

図面中、１は逓倍クロック信号出力回路、２はデジタル制御発振回路（演算処理回路）、３はカウンタ・数値平均化回路、６はリングオシレータ、４１はカウンタ、４２は加算回路、４３は除算回路、４５はカウンタ・数値平均化回路、４６は除算回路、４７はデータセレクタ、４８は逓倍クロック信号出力回路を示す。

Claims (3)

1. 基準クロック信号の周期を、リングオシレータより出力される前記基準クロック信号よりも短い周期のクロック信号によって周期的にカウントするカウンタと、
   前記基準クロック信号の複数周期を１制御周期として前記カウンタによりカウントされた周期データを演算処理することで、前記基準クロック信号の周波数を逓倍した逓倍クロック信号を生成して出力する演算処理回路とを備えてなる逓倍クロック信号出力回路において、
   前記カウンタによる複数回のカウント結果を、少なくとも前記制御周期内において平均化する平均化回路を備え、
   前記演算処理回路は、前記平均化回路によって平均化された周期データを演算処理することを特徴とする逓倍クロック信号出力回路。
2. 前記平均化回路は、
   前記カウンタによりカウントされた周期データを順次加算する加算回路と、
   この加算回路の加算結果を、加算回数に応じて除算する除算回路とで構成されることを特徴とする請求項１記載の逓倍クロック信号出力回路。
3. 前記平均化回路は、
   前記カウンタによりカウントされた周期データと、前回に平均化された周期データとの何れか一方を選択して出力するセレクタと、
   このセレクタより出力されるデータと前記カウンタによりカウントされた周期データとを加算する加算回路と、
   この加算回路の加算結果を、２分する除算回路とで構成されることを特徴とする請求項１記載の逓倍クロック信号出力回路。
   
   

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