CN102651648A - 全数字锁相环 - Google Patents

Abstract

本发明涉及全数字锁相环。该全数字锁相环包含时间数字转换器模块，该时间数字转换器模块包含：相位频率检测器与逻辑单元。该相位频率检测器用来接收对应于参考信号或反馈信号的二输入信号，并用来输出频率提升信号与频率降低信号；及该逻辑单元用来接收所述的频率提升信号与所述的频率降低信号，并用来发出启动信号或停止信号。其中该时间数字转换器模块用来根据所述启动信号或停止信号输出循环信号与数据信号。本发明的全数字锁相环可以通过产生的循环信号与数据信号，来修正时间数字转换解码器中的误差，从而大幅减少时间数字转换解码器中的错误。

Description

全数字锁相环

本申请是申请号为200810169982.1，申请日为2008年10月16日，发明名称为“全数字锁相环、时间数字转换器模块、错误防止方法及校准方法”的发明专利的分案申请。

技术领域

本发明是有关于一种全数字锁相环，且特别是关于一种包含时间数字转换器模块的全数字锁相环，其中全数字锁相环所包含的时间数字转换器模块包含循环式时间数字转换器模块，以及该时间数字转换器模块应用错误防止方法。

背景技术

锁相环为一种用来产生与参考信号的相位(Phase)有固定关系的信号的电子控制系统。锁相环电路响应于输入信号的频率与相位，并自动的提高或降低被控制的振荡器的频率，直至锁相环电路与参考信号在频率与相位上相符合为止。现有技术模拟锁相环包含相位检测器、压控振荡器(Voltage-ControlledOscillator，VCO)、及反馈路径。反馈路径用来将压控振荡器的输出信号反馈至相位检测器的输入端，以提高或降低模拟锁相环的输入信号的频率。因此，模拟锁相环的频率总可以保持赶上参考信号的参考频率，其中参考信号为相位检测器所使用，也就是说，模拟锁相环的输入信号的频率总会被参考信号的参考频率所锁定。除此以外，现有技术中，分频器(Frequency divider)用于反馈路径，以使得参考频率或参考频率的整数倍数频率总可以被撷取。现有技术中，低通滤波器(Low-pass filter)连接于相位检测器之后，以使得位于高频率的噪声得以滤除。

如本领域的技术人员所知晓，因为模拟锁相环使用模拟组件，并使用模拟方式操作，上述模拟锁相环极易产生误差，甚或是误差传播(Errorpropagation)。因此，数字锁相环便应运而生，以在部分数字操作与数字组件的支持下减少上述误差，其中数字锁相环在反馈路径上使用具有可变除数的分频器。除此以外，全数字锁相环也非常有助于芯片面积降低与制程迁移。举例来说，全数字锁相环的数控振荡器(Digital-Controlled Oscillator，DCO)可用来取代现有技术所使用的模拟组件的压控振荡器。也可将相位检测器用全数字锁相环的时间数字转换器(Time-to-Digital Converter，TDC)来取代。因此，在无线通信领域中，使用全数字锁相环己是一种趋势。

发明内容

为减少全数字锁相环的时间数字转换解码器中的错误，本发明提出全数字锁相环。

本发明揭露一种全数字锁相环。全数字锁相环包含时间数字转换器模块。时间数字转换器模块包含相位频率检测器及逻辑单元。相位频率检测器用来接收对应于参考信号或反馈信号的二输入信号，并输出频率提升信号与频率降低信号。逻辑单元用来接收频率提升信号与频率降低信号，并用来发出启动信号或停止信号。时间数字转换器模块根据所述启动信号或停止信号输出循环信号与数据信号。

本发明揭露一种全数字锁相环。全数字锁相环包含时间数字转换模块及数字低通滤波器。时间数字转换模块包含相位频率检测器、逻辑单元、及循环式时间数字转换器模块。相位频率检测器用来接收对应于参考信号或反馈信号的二输入信号，并输出频率提升信号与频率降低信号。逻辑单元用来接收频率提升信号或频率降低信号，并用来发出启动信号或停止信号。循环式时间数字转换器模块用来接收启动信号或停止信号，并产生循环信号与数据信号。

上述全数字锁相环通过产生的循环信号与数据信号，来修正时间数字转换解码器中的误差，从而大幅减少时间数字转换解码器中的错误。

附图说明

图1为本发明所揭露的全数字锁相环的示意图；

图2为本发明中直接频率调制的全数字锁相环的示意图；

图3为图1与图2中所图示的数控振荡器在本发明所揭露的详细示意图；

图4为现有技术追踪槽所包含单元的示意图；

图5为图4所示的单元的相关电压-频率转换曲线示意图；

图6为图3所示的追踪槽所包含的单元的详细示意图；

图7为图6所示的单元相关的电压-频率折叠转换曲线示意图；

图8是为了解释本发明在图1所示的全数字锁相环的数字环路频宽校准方法，所使用的全数字锁相环的简化示意图；

图9为用来解释如何补偿现有技术模拟锁相环的分数相位误差的简单示意图；

图10为根据本发明一实施方式所揭露，∑Δ调制器补偿模块中另外包含的数字相位误差消除模块的示意图；

图11为实施图8所示的环路增益校准方法时，图1所示的相位频率检测器和循环式时间数字转换器模块与图1所示的时间数字转换解码器和第一加法器的简易示意图；

图12为图11所示的循环式时间数字转换器的概略示意图；

图13为实施相关于图11与图12的循环式时间数字转换器校准程序的流程示意图。

具体实施方式

本发明揭露一种用于直接频率调制并拥有精确增益校准(Fine gaincalibration)的全数字锁相环，其中全数字锁相环使用某些在本发明方被揭露的组件(例如本发明方揭露的数控振荡器)与技术特征。通过本发明所揭露的全数字锁相环，切换噪声会被大幅度减少，且全数字锁相环的环路增益也可被精确的微调。通过本发明所揭露的数控振荡器，能够在所揭露的全数字锁相环中达到精确的频率分辨率。

请参阅图1，其为本发明一实施方式所揭露的全数字锁相环100的示意图。如图1所示，全数字锁相环100包含时间数字转换器(Time-to-Digital converter，TDC)模块102、数字宏模块(Digital macro module)120、数控振荡器和∑Δ调制器(Sigma-Delta Modulator，SDM)模块110、及反馈路径模块112。

时间数字转换器模块102包含相位频率检测器(Phase-Frequency Detector，PFD)和循环式时间数字转换器(Cyclic Time-to-Digital Converter，CTDC)模块1021与时间数字转换器状态机(TDC state machine)1023。虽然循环式时间数字转换器应用于本发明之后所揭露的各实施方式，但是在本发明的其它实施方式中，仍可使用任何其它种类的时间数字转换器来取代循环式时间数字转换器。

数字宏模块120包含时间数字转换解码器1022、第一加法器104、比例式路径(Proportional path)模块106、数字低通滤波器(Digital low pass filter)108、第二加法器105、以及∑Δ调制器补偿模块114。比例式路径模块106包含无限冲击响应(Infinite Impulse Response，IIR)模块1061与比例式路径模块放大器(PPM amplifier)1062。请注意，比例式路径模块放大器1062的增益在此假设为a。数字低通滤波器108用来当作全数字锁相环100中的积分路径(Integralpath)。比例式路径模块106与数字低通滤波器108二者的结合可被视为数字环路滤波器。∑Δ调制器补偿模块114包含第一累加器(Accumulator)1141、具有增益b的∑Δ调制器补偿模块放大器(Sigma-delta modulator compensationmodule amplifier)1142、以及第三加法器1143。请注意，∑Δ调制器补偿模块114在此也可视为误差补偿模块。

数控振荡器和∑Δ调制器模块110包含数控振荡解码器1101、第一∑Δ调制器1102、∑Δ调制器滤波器1103、数控振荡器1104、以及第一分频器1105。请注意，虽然在图1中，第一分频器1105所使用的除数为4，在本发明的其它实施方式中，第一分频器1105也可使用4以外的其它数值来当作其除数，也就是说，第一分频器1105所使用的除数并未限制于图1所使用的数值4。反馈路径模块112包含第二∑Δ调制器1121及第二分频器1122。请注意，如图1所示，第二分频器1122所使用的除数假设为M，且M为变量。其中，数控振荡解码器1101、数控振荡器1104与第一分频器1105的结合可被视为数控振荡器模块，以用来追踪数字环路滤波器的整数信号。

如图1所示，时间数字转换器模块102接收参考信号REF与反馈信号FB，并产生循环信号C与数据信号D。循环信号C与数据信号D皆包含与反馈信号FB相关的相位信息及频率信息。请注意，循环信号C指出相位频率检测器和循环式时间数字转换器模块1021中的循环式时间数字转换器目前所使用的循环。请注意，数据信号D指出相位频率检测器和循环式时间数字转换器模块1021中的多个D触发器(D flip-flop)所产生的数据。请注意，循环信号C与数据信号D随后会被时间数字转换解码器1022所解码，以在数字宏模块120中产生输出信号TDC，其中输出信号TDC还包含与反馈信号FB相关的相位信息与频率信息，输出信号TDC也被称为解码输出信号。第一加法器104将输出信号TDC与误差信号Err相加，以将输出信号TDC中可能包含的误差减少至一定程度，其中误差信号Err实质上为误差补偿信号。第一加法器104还将信号X输出至比例式路径模块106与数字低通滤波器108。请注意，相位频率检测器和循环式时间数字转换器模块1021所产生的自测信号Bbcomp与符号(Sign)信号L也被加总，以携带指示关于是否将数控振荡器和∑Δ调制器模块110的输出信号的频率加以提高或降低的信息。请注意，相位频率检测器和循环式时间数字转换器模块1021还输出时钟信号dlyfbclk，以对数字宏模块120的内建时钟(built-in clock)进行操作。时间数字转换器状态机1023还产生除数信号(divider signal)Div，以将与除数相关的信息传送至数字宏模块120。

比例式路径模块106用来追踪信号X的相位的变化；而数字低通滤波器108(即上述积分路径)用来追踪信号X的长期频率漂移(Long-term frequencydrift)。数字宏模块120将整数信号(Integer signal)Integ与分数信号(Fractionalsignal)Frac输出至数控振荡器和∑Δ调制器模块110。

在数控振荡器和∑Δ调制器模块110中，数控振荡解码器1101的第一输入端接收整数信号Integ；第一∑Δ调制器1102的第一输入端接收分数信号Frac；∑Δ调制器滤波器1103的输入端耦接于第一∑Δ调制器1102的输出端，在本发明一实施方式中，∑Δ调制器滤波器1103接收第一∑Δ调制器1102输出的∑Δ调制信号SDM；数控振荡器1104的第一输入端耦接于数控振荡解码器1101的输出端，且数控振荡器1104的第二输入端耦接于∑Δ调制器滤波器1103的输出端；且第一分频器1105的输入端耦接于数控振荡器1104的输出端，第一分频器1105的输出端耦接于数控振荡解码器1101的第二输入端与第一∑Δ调制器1102的第二输入端。请注意，第一回路经过数控振荡解码器1101、数控振荡器1104、及第一分频器1105。第一回路用来对整数信号Integ进行调整或调制。第二回路经过第一∑Δ调制器1102、∑Δ调制器滤波器1103、数控振荡器1104、以及第一分频器1105。第二回路用来对分数信号Frac进行调整或调制。

反馈路径模块112与∑Δ调制器补偿模块114共同运作，其中∑Δ调制器补偿模块114包含于数字宏模块120中。第二分频器1122用来对数控振荡器和∑Δ调制器模块110所输出的信号进行分频。第二分频器1122与第二∑Δ调制器1121共同运作。∑Δ调制器补偿模块114用来预测数控振荡器和∑Δ调制器模块110所输出的信号中可能包含的误差。∑Δ调制器补偿模块114还用来以前馈(Feed-forward)方式将上述预测的误差输入至第一加法器104，其中上述误差补偿信号包含预测的误差，如此一来，输出信号TDC所带的误差便可被大幅降低。本发明一实施方式中，预测的误差由∑Δ调制器补偿模块放大器1142输出。请注意，第三加法器1143的正输入端耦接于第二∑Δ调制器1121的输入端，第三加法器1143的负输入端耦接于第二∑Δ调制器1121的输出端，且第三加法器1143的输出端耦接于第一累加器1141的输入端。

因为比例式路径模块106、数字低通滤波器108、与∑Δ调制器补偿模块114皆与全数字锁相环100的环路增益的微调高度相关，所以全数字锁相环100的结构的特征主要在于上述组件的存在。然而，上述全数字锁相环100所包含的各组件、模块、与信号皆为数字的，因此全数字锁相环100是在完全数字控制的前提下来操作。通过全数字锁相环100完全数字控制的机制，可以达到准确的频宽控制。全数字锁相环100还可有效的减少切换噪声，且相关的详细技术会在之后另行揭露。

全数字锁相环100的主要用途为实现直接频率调制的全数字架构。请参阅图2，其为本发明中直接频率调制的全数字锁相环200的示意图，其中全数字锁相环200是基于图1所示的全数字锁相环100所设计。如图2所示，除了全数字锁相环100所包含的各组件外，全数字锁相环200另包含第二累加器(Accumulator，ACC)202、累加器放大器(ACC amplifier)204、以及调制放大器(Modulator amplifier)206，上述第二累加器202、累加器放大器204与调制放大器206的结合可被视为调制器。累加器放大器204与第二累加器202共同运作，且累加器放大器204的增益为增益b，也就是∑Δ调制器补偿模块放大器1142所使用的增益。调制放大器206所使用的增益假设为增益c。实际上为调制信号的消息MSG被输入至第二累加器202与调制放大器206，以在之后以前馈方式馈入第一加法器104与第二加法器105。请注意，对消息MSG而言，第二累加器202与累加器放大器204的组合可被视为低通滤波器(High-pass filter)。请注意，调制放大器206也提供对消息MSG的高通响应，其中现有技术锁相环中的压控振荡器会给予消息MSG的频域的频率上限；也就是说，对消息MSG而言，压控振荡器为低通滤波器，使得消息MSG的频域被低通滤波器所限制。通过组合上述高通响应与低通响应，可得到全通响应(All-pass response)，使得宽带调制(Wide band modulation)得以实现，或使得消息MSG的频宽不再受到锁相环的频宽所限制或拘束。为了对上述全通响应进行操作，必须精密的调整上述增益b与增益c。请注意，因为通过全通响应，消息MSG的频域未再受到限制或是与全数字锁相环200相关，所以上述宽带调制得以实现。在现有技术的锁相环中使用预失真(Pre-distortion)的技术，以预先使噪声失真，然而，实施预失真技术的组件会占据较大的芯片面积。在本发明所揭露的全数字锁相环200避免了使用此种预失真技术。

本发明中校正增益b与增益c的值的技术揭露如下。请参阅图2，全数字锁相环200的环路增益可通过使用消息MSG中的输入响应m[n]得到，以取得对应的输出频率响应V_out[n]，以作为数控振荡器和∑Δ调制器模块110的输出响应。全数字锁相环200的环路增益以

来表示，且当全数字锁相环200以全通响应状态进行调制时，该环路增益的响应可表示如下：

$\frac{V_{\mathrm{out}}\left[n\right]}{m\left[n\right]}=\frac{c\·\mathrm{Kv}+b\·L\left(z\right)\·\mathrm{Kv}\·\frac{Z^{-1}}{1-Z^{-1}}}{1+\frac{1}{\mathrm{TDC}\·{\mathrm{Fref}}^2}\·L\left(z\right)\·\mathrm{Kv}\·\frac{1}{M}\·\frac{Z^{-1}}{1-Z^{-1}}}=1---\left(1\right).$

方程式(1)所使用的部分条件简单解释如下。项c·Kv表示包含调制放大器206与数控振荡器和∑Δ调制器模块110的路径的响应，其中Kv为数控振荡器和∑Δ调制器模块110的增益，也就是说Kv为数控振荡器1104的增益。项

代表包含第二累加器202与累加放大器204的组合、数字低通滤波器108、及数控振荡器和∑Δ调制器模块110的路径的响应，其中数字低通滤波器108的响应假设为L(z)。项

为代表时间数字转换器模块102的增益，其中Fref为参考信号REF的参考频率，且TDC是指相位频率检测器和循环式时间数字转换器模块1021所包含的循环式时间数字转换器的增益。项

为第二分频器1122的响应。项

是指数控振荡器1104及累加放大器204的频率响应。

观察方程式(1)可知，为了满足上述全通响应状态，增益b与增益c的值需根据下列二方程式决定：

c·Kv＝1(2)；

$b\·L\left(z\right)\·\mathrm{Kv}\·\frac{Z^{-1}}{1-Z^{-1}}=\frac{1}{\mathrm{TDC}\·{\mathrm{Fref}}^2}\·L\left(z\right)\·\mathrm{Kv}\·\frac{1}{M}\·\frac{Z^{-1}}{1-Z^{-1}}---\left(3\right).$

将方程式(2)与(3)作进一步推导后，增益b与c的值可表示如下：

$c=\frac{1}{\mathrm{Kv}}---\left(4\right);$

$b=\frac{1}{\mathrm{TDC}\·{\mathrm{Fref}}^2}\·\frac{1}{M}---\left(5\right).$

为了达成全数字控制机制的目的，对增益b与增益c的值进行完全操作是必要的。观察方程式(5)可知，为了对增益b的值进行操作，循环式时间数字转换器的增益TDC的值也需要为可控的。循环式时间数字转换器的增益TDC可定义为时间数字转换器模块102的分辨率，也就是说，增益TDC可表示为时间变化量Δt除以码变化量ΔN的商，使得循环式时间数字转换器的增益TDC的值可被决定如下：

$\mathrm{TDC}=\frac{\mathrm{\Δt}}{\mathrm{\ΔN}}=\frac{\frac{1}{2}\mathrm{Tref}}{N_1}=\frac{1}{2\mathrm{Fref}\·N_1}---\left(6\right).$

其中码变化量N₁对应于参考信号的参考周期Tref的半周期，也就是说，码变化量N₁是在参考周期Tref的半周期中的码变化量，且在单一参考周期Tref中，正状态与负状态轮流占有一半的周期长度。本发明一实施方式中，码变化量N₁由时间数字转换器模块根据接收的参考信号产生。根据方程式(6)，增益b的值的推导可改写如下：

$b=\frac{1}{\frac{1}{2\·\mathrm{Fref}\·N_1}\·{\mathrm{Fref}}^2}\·\frac{1}{M}=\frac{2N_1}{M}\·\frac{1}{\mathrm{Fref}}---\left(7\right)$

观察方程式(4)可知，为了对增益c的值进行操作，数控振荡器的增益Kv的值需要为可控的。方程式(4)可另行推导如下：

$c=\frac{1}{\mathrm{Kv}}=\frac{\mathrm{\ΔI}}{\mathrm{\ΔN}\·\mathrm{Fref}}---\left(8\right);$

其中项ΔN·Fref代表第二∑Δ调制器1121的输入端所输入的信号的频率变化量，且对应于频率变化量ΔN·Fref的码变化量ΔI可在数字低通滤波器108的输出信号中得到，其中ΔN是指分数码(Fractional code)的码变化量，即ΔN是指分数码变化量。本发明一实施方式中，数字低通滤波器108是根据分数码变化量ΔN来输出码变化量ΔI。因为频率变化量ΔN·Fref与码变化量ΔI皆为可控的，所以增益c的值也应为可控的。根据上述揭露，可以实现对全数字锁相环200的环路增益的精确校准。

数控振荡器1104用来根据数字宏模块120中的输出信号中的整数信号与分数信号来追踪输出信号的频带。整数信号由数控振荡解码器1101来解码，而分数信号是通过∑Δ调制器1102与∑Δ调制器滤波器1103运作所处理。∑Δ调制器1102与∑Δ调制器滤波器1103的运作相似于现有技术的∑Δ调制器与∑Δ调制器滤波器，故相关运作不再另行赘述。在本发明中使用现有技术的数控振荡器也属本发明的涵盖范围，但数控振荡器1104在本发明的某些实施方式中为特别被设计并提出的，以用来实现频带追踪，并用来避免显而易见的频率不连续(Frequency discontinuity)。

请参阅图3，其为图1与图2中所图示的数控振荡器1104在本发明所揭露的详细示意图。数控振荡器1104包含晶载(On-chip)低压降稳压器(Low-drop-out regulator，LDO regulator)302、电感和电阻模块304、工艺电压温度槽(Process/Voltage/Temperature tank，PVT tank)306、采集槽(Acquisitiontank)308、及追踪槽(Tracking tank)310。假若目标应用允许，则低压降稳压器302可被排除于数控振荡器1104之外。电感和电阻模块304耦接于低压降稳压器302。工艺电压温度槽306耦接于电感和电阻模块304。采集槽308耦接于工艺电压温度槽306。追踪槽310耦接于采集槽308。上述组件中，除了追踪槽310以外，皆可以现有技术相对应的组件加以实施，因此仅对上述组件简单描述如下。晶载的低压降稳压器302用来根据电压VCC来产生用于数控振荡器1104的所需的电压VCCreg。电感和电阻模块304包含多个电感、多个可切换电阻3033、3034、以及负转导单元(Negative gm cell，其中gm即为BJT或MOS晶体管所使用的转导(Transconductance)参数)3042。电感和电阻模块304用来设定数控振荡器1104的电流消耗与振荡幅度，以用来改进共模注入现象(common-mode injection)，及减少数控振荡器1104的接地端所产生的噪声与突波(Spur)。工艺电压温度槽306用来补偿工艺、电压、温度的变化。采集槽308用来提供快速的频率获取(Frequency acquisition)。

数控振荡器1104的主要特征在于追踪槽310。在详细揭露追踪槽310的细节之前，必须先行介绍现有技术使用的追踪槽，以更解释追踪槽310的优点。请参阅图4、图5、图6、与图7。图4为现有技术追踪槽的单元400的示意图。图5为图4所示的单元400的相关电压-频率转换曲线示意图。图6为图3所示的追踪槽310的单元600的详细示意图。图7为图6所示的单元600相关的电压-频率折叠转换曲线示意图。

如图4所示，现有技术追踪槽的单元400包含反向器(Inverter)402、第一P型金属氧化物半导体场效应晶体管(P-type MOSFET)404、第一N型金属氧化物半导体场效应晶体管406、第二P型金属氧化物半导体场效应晶体管408、第二N型金属氧化物半导体场效应晶体管410、第三N型金属氧化物半导体场效应晶体管412、第四N型金属氧化物半导体场效应晶体管414、第一电容416、第二电容418、第一电阻420、及第二电阻422。上述组件的耦接方式已图示于图4，故此处不再详加赘述。将电压VCCreg输入第一电阻420与第二电阻422。将一比特输入包含第一P型金属氧化物半导体场效应晶体管404与第一N型金属氧化物半导体场效应晶体管406的集合，其中此比特可为奇数或偶数，以用来指示来自数控振荡解码器1101的数字整数信号。本发明一实施方式中，此比特相关于整数信号、分数信号、或整数信号与分数信号的组合。也将分数信号输入包含第二P型金属氧化物半导体场效应晶体管408与第二N型金属氧化物半导体场效应晶体管410的集合，其中此分数信号还可被视为主要电压(Primary voltage)，且主要电压可从∑Δ低通滤波器接收。本发明一实施方式中，分数信号为∑Δ调制器分数信号。本发明另一实施方式中，分数信号为来自∑Δ低通滤波器的信号，即∑Δ低通滤波器信号。将包含高电平输出电压(即高电平电压)Vo+与低电平输出电压(即低电平电压)Vo-的电压对输出，以用来表示上述现有技术追踪槽中的振荡。简单的说，每当相关整数信号的值被加上1时，∑Δ调制器分数信号的值被减少1，使得∑Δ调制器分数信号的平均值被维持在1以下，甚至是接近0。然而，因为被输入的比特持续在0与1之间变化，每当整数信号的值被即刻增加1时，∑Δ调制器分数信号的值减少1的运作速度无法跟上整数信号的值增加1的速度。因此，如图5所示，V_Δ∑表示电压，当整数信号的值由N增加至(N+1)时，因∑Δ调制器分数信号的值在整数信号的值被增加至(N+1)之前无法及时的被调整(或相应地减少)至目标值Targ，所以会发生频率不连续现象。图5还给出整数信号为N-1与N+2时的转换曲线。

追踪槽310所包含的单元600在此被揭露，以解决上述频率不连续现象。单元600将奇比特与偶比特的运作分离至两个不同的集合，也就是奇比特集合与偶比特集合，使得图示于图7的电压-频率转换曲线可在不产生频率跳跃，即频率不连续的状况下呈现出折叠的形状，也就是代表在整数信号的值达到(N+1)之后，分数信号到达目标值Targ所进行的程序。

如图6所示，单元600包含第一追踪集合与第二追踪集合，其中第一追踪集合用来处理奇比特，而第二追踪集合用来处理偶比特。请注意，在本发明的其它实施方式中，第一追踪集合也可用来处理偶比特，且同时第二追踪集合也可用来处理奇比特。第一追踪集合包含第一反向器602、第一数字模块603、第一模拟模块605、以及第一电容模块611。第一数字模块603用来处理由数控振荡解码器1101所输出的奇数位比特(奇数位信号)。第一模拟模块605用来处理∑Δ调制器滤波器1103所输出的∑Δ调制器分数信号。第一电容模块611用来提供所需的电容值给高电平输出电压Vo+与低电平输出电压Vo-。第一数字模块603包含第一P型金属氧化物半导体场效应晶体管604与第一N型金属氧化物半导体场效应晶体管606。第一模拟模块605包含第二P型金属氧化物半导体场效应晶体管608与第二N型金属氧化物半导体场效应晶体管610。第一电容模块611包含第三N型金属氧化物半导体场效应晶体管612与第四N型金属氧化物半导体场效应晶体管614。第一追踪集合另包含第一电容616、第二电容618、第一电阻620、以及第二电阻622。请注意，第一数字模块603、第一模拟模块605、及第一电容模块611所包含的组件或组成在本发明的其它实施方式中未受图6所示的限制。第二追踪集合包含第二反向器652、第二数字模块653、第二模拟模块655、及第二电容模块661。第二数字模块653用来处理数控振荡解码器1101所输出的偶数位比特(偶数位信号)。第二模拟模块655用来处理∑Δ调制器滤波器1103所输出的∑Δ调制器分数信号。第二电容模块661用来提供高电平输出电压Vo+与低电平输出电压Vo-所需的电容值。本发明一实施方式中，第一电容模块与第二电容模块所提供的电容值的极性相反。第二数字模块653包含第三P型金属氧化物半导体场效应晶体管654与第五N型金属氧化物半导体场效应晶体管656。第二模拟模块655包含第四P型金属氧化物半导体场效应晶体管658与第六N型金属氧化物半导体场效应晶体管660。第二电容模块661包含第七N型金属氧化物半导体场效应晶体管662与第八N型金属氧化物半导体场效应晶体管664。第二追踪集合另包含第三电容666、第四电容668、第三电阻670及第四电阻672。

第一反向器602的正端用来接收选择信号。第一P型金属氧化物半导体场效应晶体管604的栅极耦接于第一反向器602的正端；且第一P型金属氧化物半导体场效应晶体管604的源极接收奇比特。第一N型金属氧化物半导体场效应晶体管606的漏极耦接于第一P型金属氧化物半导体场效应晶体管604的源极，且第一N型金属氧化物半导体场效应晶体管606的源极耦接于第一P型金属氧化物半导体场效应晶体管604的漏极。第二P型金属氧化物半导体场效应晶体管608的栅极耦接于第一反向器602的负端与第一N型金属氧化物半导体场效应晶体管606的栅极。第二N型金属氧化物半导体场效应晶体管610的漏极耦接于第二P型金属氧化物半导体场效应晶体管608的源极，以接收∑Δ低通滤波器(sigma-delta low-pass filter)所输出的信号，即∑Δ调制器分数信号。第二N型金属氧化物半导体场效应晶体管610的源极耦接于第二P型金属氧化物半导体场效应晶体管608的漏极及第一N型金属氧化物半导体场效应晶体管606的源极。第二N型金属氧化物半导体场效应晶体管610的栅极耦接于第一P型金属氧化物半导体场效应晶体管的栅极。第三N型金属氧化物半导体场效应晶体管612的源极耦接于第一N型金属氧化物半导体场效应晶体管606的源极。第三N型金属氧化物半导体场效应晶体管612的漏极耦接于第三N型金属氧化物半导体场效应晶体管612的源极。第四N型金属氧化物半导体场效应晶体管614的漏极耦接于第三N型金属氧化物半导体场效应晶体管612的源极。第四N型金属氧化物半导体场效应晶体管614的源极耦接于第三N型金属氧化物半导体场效应晶体管612的漏极。第一电容616的第一端耦接于第三N型金属氧化物半导体场效应晶体管612的栅极，且第一电容616的第二端用来输出第一高电平输出电压，例如高电平输出电压Vo+。第二电容618的第一端耦接于第四N型金属氧化物半导体场效应晶体管614的栅极，且第二电容618的第二端用来输出第一低电平输出电压，例如低电平输出电压Vo-。第一电阻620的第一端耦接于第一电容616的第一端，且第一电阻620的第二端用来接收低压降稳压器所产生的所需电压VCCreg。第二电阻622的第一端耦接于第二电容618的第一端，且第二电阻622的第二端用来接收低压降稳压器所产生的所需电压VCCreg。

第二追踪集合包含第二反向器652、第三P型金属氧化物半导体场效应晶体管654、第五N型金属氧化物半导体场效应晶体管656、第四P型金属氧化物半导体场效应晶体管658、第六N型金属氧化物半导体场效应晶体管660、第七N型金属氧化物半导体场效应晶体管662、第八N型金属氧化物半导体场效应晶体管664、第三电容666、第四电容668、第三电阻670、以及第四电阻672。第二反向器652的正端用来接收选择信号。第三P型金属氧化物半导体场效应晶体管654栅极耦接于第二反向器652的正端，且第三P型金属氧化物半导体场效应晶体管654的源极用来接收偶比特。第五N型金属氧化物半导体场效应晶体管656的漏极耦接于第三P型金属氧化物半导体场效应晶体管654的源极，第五N型金属氧化物半导体场效应晶体管656的源极耦接于第三P型金属氧化物半导体场效应晶体管654的漏极，且第五N型金属氧化物半导体场效应晶体管656的栅极耦接于第二反向器652的负端。第四P型金属氧化物半导体场效应晶体管658的栅极耦接于第五N型金属氧化物半导体场效应晶体管656的栅极，第四P型金属氧化物半导体场效应晶体管658的源极用来接收来自∑Δ低通滤波器的信号，且第四P型金属氧化物半导体场效应晶体管658的漏极耦接于第五N型金属氧化物半导体场效应晶体管656的源极。第六N型金属氧化物半导体场效应晶体管660的漏极耦接于第四P型金属氧化物半导体场效应晶体管658的源极，第六N型金属氧化物半导体场效应晶体管660的源极耦接于第四P型金属氧化物半导体场效应晶体管658的漏极，且第六N型金属氧化物半导体场效应晶体管660的栅极耦接于第三P型金属氧化物半导体场效应晶体管654的栅极。第七N型金属氧化物半导体场效应晶体管662的栅极耦接于第五N型金属氧化物半导体场效应晶体管656的源极，第七N型金属氧化物半导体场效应晶体管662的漏极耦接于第七N型金属氧化物半导体场效应晶体管662的源极。第八N型金属氧化物半导体场效应晶体管664的栅极耦接于第七N型金属氧化物半导体场效应晶体管662的栅极，且第八N型金属氧化物半导体场效应晶体管664的漏极耦接于第八N型金属氧化物半导体场效应晶体管664的源极。第三电容666的第一端耦接于第七N型金属氧化物半导体场效应晶体管662的漏极，且第三电容666的第二端用来输出第二高电平输出电压，例如高电平输出电压Vo+。第四电容668的第一端耦接于第八N型金属氧化物半导体场效应晶体管664的漏极，且第四电容668的第二端用来输出第二低电平输出电压，例如低电平输出电压Vo-。第三电阻670的第一端耦接于第三电容666的第一端，且第三电阻670的第二端用来接收低压降稳压器的所需电压VCCreg。第四电阻672的第一端耦接于第四电容668的第一端，且第四电阻672的第二端用来接收低压降稳压器的所需电压VCCreg。第一高电平输出电压与第一低电平输出电压用来指示追踪槽310的奇比特中的振荡，且第二高电平输出电压与第二低电平输出电压用来指示追踪槽310的偶比特中的振荡。

负转导单元3042将控制信号馈入至每一单元600，以提供所需的正反馈(Positive Feedback)来稳定高电平输出电压Vo+与低电平输出电压Vo-的振荡现象。如图6所示，通过节点SEL与b处的预定控制信号以及第一反向器602(或者第二反向器652)，在同一时间中，第一数字模块603与第一模拟模块605之间(或者第二数字模块653与第二模拟模块655之间)只会有其中一个被开启，即在此处引入控制电压互偶性(Control voltage parity)，也就是说，控制信号在此使得上述任二模块之间具有互斥性。第一反向器602以及第二反向器652分别用来增进第一数字模块与第一模拟模块之间以及第二数字模块与第二模拟模块之间的控制电压互偶性。因此，相关于整数信号与分数信号的运作可以被分离开来并彼此独立，以实现图5所示的频率连续机制。请注意，在本发明的其它实施方式中，负转导单元3042的组成方式与组成组件并不受图3所示的限制。

请注意，第一电容模块611与第二电容模块661所产生的电容值的极性相反，以分别对应奇比特与偶比特，且这样相反的极性也会使得第一追踪集合与第二追踪集合中，对应高电平输出电压Vo+与低电平输出电压Vo-所形成的电压-频率转换曲线皆成为彼此相反的曲线。如图7所示，当整数信号的值被加上1时，曲线的走向呈现与图5所示的曲线相反的走向，使得上述频率不连续现象得以消除。因此，造成干扰的突波与噪音都会消失，且相关的相位也可被连续锁定。

接着揭露本发明全数字锁相环100或200的数字环路频宽校准方法。为了解释在全数字锁相环100的数字环路频宽校准方法的细节，在此需先使用全数字锁相环100的简易图示进行说明。请参阅图8，其是为了解释本发明在图1所示的全数字锁相环100的数字环路频宽校准方法，所使用的全数字锁相环100的简化示意图。其中，第二∑Δ调制器1121接收信号ΔF。请注意，全数字锁相环100此时可视为高分辨率频率至数字转换器(Frequency-to-digitalconverter，FDC)。实施数字环路频宽校准方法的关键在于校准增益a的值，这是因为其它相关的变量皆为可控制的变量，相关的细节将在之后加以证明。环路频宽的定义为将比例式路径模块106的比例路径增益乘以

因此，比例式路径模块106的比例路径增益Pgain可表示如下：

$\mathrm{Pgain}=\frac{\mathrm{BW}\·2\mathrm{\π}}{\mathrm{Fref}}---\left(9\right);$

其中项BW表示全数字锁相环的起始环路频宽。通过观察图8的简易示意图可知，比例路径增益Pgain也可表示如下：

$\mathrm{Pgain}=\frac{1}{\mathrm{TDC}}\·a\·\mathrm{DCO}\·\frac{1}{M}\·\frac{1}{{\mathrm{Fref}}^2}---\left(10\right).$

方程式(10)所示变量的定义与上述各方程式中相同名称的变量相同，故不在此就各变量的定义重复赘述。项

表示在单位时间中来自相位频率检测器和循环式时间数字转换器模块1021的码变化量。比例式路径模块放大器1062的增益a此时可视为数字低通滤波器108的增益。项

代表数字低通滤波器108的输出端的码变化量，也就是图8所示的码变化量ΔI。项

代表源于码变化量ΔI的频率变化量Δf_c。项代表将频率变化量Δf除以第二分频器1122所使用的除数(Dividing ratio)M。最后，请注意比例式路径增益Pgain代表在单位时间中码变化量所引起的时间漂移(Time drift)Δt_c。请注意，参考周期满足

则可得方程式如下：

$\frac{{\mathrm{\Δt}}_c}{\mathrm{Tref}}=\frac{\mathrm{\Δ}{f}_c}{\mathrm{Fref}}---\left(11\right).$

因此时间漂移Δt_c可推导如下：

$\mathrm{Pgain}=\mathrm{\Δ}{t}_c=\frac{\mathrm{\Δ}{f}_c}{\mathrm{Fref}}\·\frac{1}{\mathrm{Fref}}=\frac{\mathrm{\Δ}{f}_c}{{\mathrm{Fref}}^2}=\frac{\mathrm{\Δf}}{M}\·\frac{1}{{\mathrm{Fref}}^2}=\frac{1}{\mathrm{TDC}}\·a\·\mathrm{DCO}\·\frac{1}{M}\·\frac{1}{{\mathrm{Fref}}^2}---\left(12\right).$

方程式(12)解释推导出方程式(10)的步骤。请注意，增益DCO也可视为增益Kv。通过合并方程式(9)与(10)，以及参考方程式(6)与(8)，增益a可推导如下：

$\frac{1}{\mathrm{TDC}}\·a\·\mathrm{Kv}\·\frac{1}{M}\·\frac{1}{{\mathrm{Fref}}^2}=\mathrm{Pgain}=\frac{\mathrm{BW}\·2\mathrm{\π}}{\mathrm{Fref}}---\left(13\right);$ 及

$a=\frac{\mathrm{TDC}\·M\·{\mathrm{Fref}}^2\·\mathrm{BW}\·2\mathrm{\π}}{\mathrm{KV}\·\mathrm{Fref}}=\frac{\mathrm{TDC}\·M\·\mathrm{Fref}\·\mathrm{BW}\·2\mathrm{\π}}{\mathrm{Kv}}$

$=\frac{1}{2\mathrm{Fref}\·N_1}\·M\·\mathrm{Fref}\·\mathrm{BW}\·2\mathrm{\π}\·\frac{\mathrm{\ΔI}}{\mathrm{\ΔN}\·\mathrm{Fref}}---\left(14\right).$

$=\frac{\mathrm{\ΔI}\·M\·\mathrm{BW}\·2\mathrm{\π}}{2N_1\·\mathrm{Fref}\·\mathrm{\ΔN}}$

在方程式(14)中与增益a相关的各变量已在上列叙述中被证明为可控变量，因此增益a也为可控的。也就是说，通过根据方程式(14)来调整增益a，可以实现全数字锁相环100的环路频宽校准方法。

在图1中，误差补偿信号Err由∑Δ调制器补偿模块114所产生，以补偿时间数字转换器模块102与时间数字转换解码器1022中可能存在的误差。误差补偿信号Err主要根据分数相位误差所产生。请参阅图9，其为用来解释如何补偿现有技术模拟锁相环的分数相位误差的简单示意图。在图9中，给出了时钟边缘与相位误差的示意图。分数相位误差可用实际时钟位置N+e(n)与理想时钟位置N+aa之间的差异来表示，其中实际时钟位置N+e(n)由∑Δ调制器所产生，且e(n)为整数，aa为分数，理想时钟位置N+aa位于时钟位置N+e(n)-1与实际时钟位置N+e(n)之间。因此，由相位频率检测器所产生的对应的分数相位误差phase_error可表示为：

phase_error＝[N+e(n)-(N+aa)]·T_VCO＝[e(n)-aa]·T_VCO    (15)；

因方程式(15)是根据模拟锁相环所推导，且方程式(15)的值约等于所以项T_VCO表示压控振荡器的周期。通过累加对应的分数相位误差phase_error，可以得到累加补偿误差compensation_error，并可表示为：

compensation_error＝∑[e(n)-aa]·T_VCO    (16)；

通过使用时间数字转换器，累加补偿误差compensation_error也可量化为：

compensation_error＝∑[e(n)-aa]·T_VCO/TDC

                                          (17)。

≈∑[e(n)-aa]/[TDC·Fref·(N+a)]

然而，使用时间数字转换器会引起码变化量(例如N₁)与时间数字转换器中的大量延迟线(Delay line)，并占去较大的电路面积、消耗较高的功率等。因此，本发明还揭露一种设置于相位频率检测器和循环式时间数字转换器模块1021内部的循环式时间数字转换器，以大量的节省延迟线(delay line)的抽头(Tap)数量。循环式时间数字转换器将会在之后另行揭露。再者，在本发明所揭露的全数字锁相环100中，数控振荡器1104用来取代现有技术的压控振荡器。在第二∑Δ调制器1121的运作下，可以得到实际时钟位置N+e(n)与理想时钟位置N+aa之间的差异，该差异在此以e_Δ∑来表示，且实际上差异e_Δ∑为量化误差(Quantization error)。根据本发明所使用的误差补偿算法，相位频率检测器和循环式时间数字转换器模块1021中的循环式时间数字转换器的补偿误差e_CTDC[k]可表示为：

$e_{\mathrm{CTDC}}\left[k\right]=\underset{n=0}{\overset{k-1}{\mathrm{\Σ}}}{e}_{\mathrm{\Δ\Σ}}\·\frac{T_{\mathrm{DCO}}}{\mathrm{TDC}}---\left(18\right);$

其中项T_DCO代表数控振荡器1104的周期。并且数控振荡器1104的周期T_DCO可表示为：

$T_{\mathrm{DCO}}=\frac{1}{\mathrm{Fref}\·(M+F)}---\left(19\right);$

根据方程式(19)，循环时间数字转换器的补偿误差e_CTDC[k]可进一步推导如下：

$e_{\mathrm{CTDC}}\left[k\right]=\underset{n=0}{\overset{k-1}{\mathrm{\Σ}}}{e}_{\mathrm{\Δ\Σ}}\·\frac{1}{\mathrm{TDC}\·\mathrm{Fref}\·(M+F)}$

$=\underset{n=0}{\overset{k-1}{\mathrm{\Σ}}}{e}_{\mathrm{\Δ\Σ}}\·\frac{\mathrm{\ΔN}}{\mathrm{\Δt}\·\mathrm{Fref}\·(M+F)}=\underset{n=0}{\overset{k-1}{\mathrm{\Σ}}}{e}_{\mathrm{\Δ\Σ}}\·\frac{2\mathrm{Fref}\·N_1}{\mathrm{Fref}\·(M+F)}---\left(20\right);$

$=\underset{n=0}{\overset{k-1}{\mathrm{\Σ}}}{e}_{\mathrm{\Δ\Σ}}\·\frac{2\·N_1}{(M+F)}$

其中，F是指与量化误差相关的分数。观察方程式(20)可知，循环式时间数字转换器的补偿误差e_CTDC[k]为数字的，且完全可控，并应用在本发明数字相位误差消除(Digital phase error cancellation)中。请参阅图10，其为根据本发明一实施方式所揭露的∑Δ调制器补偿模块114中另外包含的数字相位误差消除模块1144的示意图。数字相位误差消除模块1144基于等式(20)运作。数字相位误差消除模块1144包含∑Δ调制器702、第一加法器704、第二加法器706、第一D触发器(D Flip-Flop，DFF)708、第二D触发器710、除法器712、乘法器714、以及D触发器和截断模块(DFF/Truncation module)716。∑Δ调制器702以包含多个一阶调制器(First-order modulator)的多阶段噪声整形1-1-1调制器(Multi-stage noise shaping 1-1-1modulator，MASH 1-1-1modulator)来实施。使用包含一个n阶调制器与多个一阶调制器的多阶段噪声整形n-1-1调制器较为明显的优点在于降低系数不相配(Coefficient mismatch)的现象，这是因为大部分噪声会在内部被轻易地消除。∑Δ调制器702、第一加法器704、第二加法器706、与第一D触发器708用来产生量化误差e_Δ∑(如图10所示的量化误差e_Δ∑[n])。∑Δ调制器702接收信号F，并且输出信号F_Δ∑。除法器712接收信号2N₁与信号M+F。第二D触发器710与除法器712用来产生方程式(20)中所示的项

最后，补偿误差e_CTDC[k]会被输出至第一加法器104。

本发明在时间数字转换解码器1022上使用了特别的技术，例如错误防止方法(error protection method)。在此技术中，时间数字转换器1022的输出信号TDC会被另外加上一个误差保护码(Error protection code)，以提高输出信号TDC的精确度。假设时间数字转换解码器1022的输入信号包含数据信号D[0:2^m-1]与循环信号C[0:(m-1)]，其中数据信号D[0:2^m-1]包含2^m个比特，信号C[0:(m-1)]包含m个比特，且m为正整数。在本发明一实施方式中，正整数m的值为5，因此循环信号C包含5个比特，且数据信号D包含32个比特。简单地说，误差保护码err_protect可经由对数据信号D的最后一比特与循环信号C的第一比特执行互斥或(Exclusive-or)逻辑运算来实现。因此误差保护码err_protect可以表示为：

err_protect＝XOR(D[2^m-1]，C[0])(21)。

在本发明的一实施方式中，时间数字转换解码器1022的输出信号TDC[0:2(m-1)+1]包含10个比特，且输出信号TDC[0:2(m-1)+1]可表示为：

TDC[0:2·(m-1)+1]＝(C[0:(m-1)]+err_protect)*2^m+output1[0:(m-1)](22)；

请注意，项output1代表时间数字转换解码器1022的解码信号，以表示数据信号D中所包含的比特0或比特1的数量。通过将误差保护码(或比特)加入循环信号C，并通过将循环信号C提高m个比特(这是因为乘数为2^m，也就是将循环信号C乘以2^m或是将循环信号C左移m个比特)，可以将时间数字转换解码器1022的输出信号TDC的精确度大幅提高。

请参阅图11、图12、及图13。图11为实施图8所示的环路增益校准方法时，图1所示的相位频率检测器和循环式时间数字转换器模块1021与图1所示的时间数字转换解码器1022和第一加法器104的简易示意图。图12为图11所示的循环式时间数字转换器的概略示意图。图13为相关于图11与图12的循环式时间数字转换器校准程序的流程示意图。

如图11所示，相位频率检测器和循环式时间数字转换器模块1021包含复用器10211、相位频率检测器10212、逻辑单元10213、循环式时间数字转换器10214、及时间数字转换器校准控制器10215。复用器10211用来接收图1所示的参考信号REF与反馈信号FB。相位频率检测器10212接收来自复用器10211的两个输出信号A与B，其中输出信号A与B对应于参考信号REF或反馈信号FB。如关于图1的描述，相位频率检测器10212还输出频率提升信号Up与频率降低信号Dn，以提高或降低第一加法器104的输出信号TDC的频率。逻辑单元10213接收频率提升信号Up与频率降低信号Dn，并发出启动信号St或停止信号Sp，以随时启动或停止循环式时间数字转换器10214的运作。逻辑单元10213还输出符号信号L至时间数字转换解码器1022。时间数字转换解码器1022输出符号信号S与预测信号TDC_pre。本发明一实施方式中，符号信号S是根据符号信号L所产生，并且预测信号TDC_pre包含反馈信号FB的信息。循环式时间数字转换器10214还产生数据信号D与循环信号C，其中数据信号D对应于循环式时间数字转换器10214内部的D触发器，且循环信号C对应于循环式时间数字转换器10214内部所使用的循环。时间数字转换器校准控制器10215根据输出信号TDC产生经过计算的偏移信号Offs，并产生码变化量ΔN。本发明一实施方式中，时间数字转换器校准控制器10215可以使用偏移信号Offs来控制复用器10211接收参考信号与反馈信号其中之一。

如图12所示，循环式时间数字转换器10214包含循环模块102146与数据模块102148。相对于循环模块102146与数据模块102148，循环式时间数字转换器10214还可被视为循环式时间数字转换器模块。循环模块102146包含双重边缘检测器(Double-edge detector)102141与计数器，例如图12所示的N比特递增计数器(N-bit up counter)102142。循环模块102146产生时间数字转换器模块102中的循环信号C。数据模块102148包含第一D触发器数组102143、第二D触发器数组102144、与循环缓冲数组(Cyclic buffer array)102145。数据模块102148产生时间数字转换器模块102中的数据信号D。双重边缘检测器102141接收数据模块102148中的触发信号Trig+与Trig-，以检测上升边缘(Rising edge)与下降边缘(Falling edge)。双重边缘检测器102141从数据模块102148接收到触发信号Trig+或Trig-。每当触发信号Trig+或Trig-至少之一的上升触发边缘或下降触发边缘被接收时，会输出信号Incr，以使N比特递增计数器102142的计数递增。每当N比特递增计数器102142的计数超过预定数值时，将会启动N比特递增计数器102142之中开始的新循环，并结束N比特递增计数器102142的旧循环。N比特递增计数器102142的重置接口接收信号stopb。此时，记录N比特递增计数器102142的当前循环的数目会以循环信号C的形式被输出。在本发明一实施方式中，循环信号C中的比特数为5，循环信号C表示为C[0:4]。第一D触发器数组102143、第二D触发器数组102144、与循环缓冲数组102145共同形成循环架构。请注意，循环缓冲数组102145包含多个串联的延迟线缓冲器(Delay line buffer)Binv，且多个延迟线缓冲器Binv中第一个延迟线缓冲器的输入端与最后一个延迟线缓冲器的输出端相互连接。在本发明一实施方式中，多个延迟线缓冲器Binv的数目为32，也就是如图12所示的多个延迟线缓冲器Binv0、Binv1、Binv2、...、Binv15、Binv16、...、Binv29、Binv30、Binv31，且多个延迟线缓冲器Binv可使用反向器或适合实施延迟线抽头(Delay line tap)的其它逻辑单元来实施。第一D触发器数组102143与多个延迟线缓冲器Binv的前半段共同运作，且第二D触发器数组102144与多个延迟线缓冲器Binv的后半段共同运作。当多个延迟线缓冲器Binv的数目为32个时，第一D触发器数组102143输出数据信号D的前半16个比特，且第二D触发器数组102144输出数据信号D的后半16个比特。图12中，数据信号D的前半16个比特表示为D[0:15]，数据信号D的后半16个比特表示为D[16:31]。本发明一实施方式中，双重边缘检测器102141的正输入端耦接于多个延迟线缓冲器中最前延迟线缓冲器的负输入端，并耦接于最后延迟线缓冲器的正输出端，以接收第一触发信号；双重边缘检测器的负输入端耦接于最前延迟线缓冲器的正输入端，并耦接于最后延迟线缓冲器的负输出端，以接收第二触发信号。请注意，本实施方式N比特递增计数器仅用于说明本发明，而并非限制本发明。在本发明其它实施方式中还可使用其它类型的计数器，这也不脱离本发明所保护的范围。

图13描述循环式时间数字转换器10214所使用的校准程序，且校准程序用来校准上述全数字锁相环100或200的环路增益。

如图13所示，在步骤1302中，执行偏移校准程序，以用来通过直接操作复用器10211来指定输入信号A与B为参考信号REF。再者，来自时间数字转换器校准控制器10215的偏移信号Offs也被指定为时间数字转换解码器1022的预测信号TDC_pre。请注意，预测信号TDC_pre包含反馈信号FB的信息，使得输出信号TDC中所包含的预测误差可以通过第一加法器104的运作而事先被补偿。此时，输出信号TDC的值应为逻辑0，且此时偏移校准程序已完成。

在步骤1304中，实施正规化(Normalization)程序，且正规化程序的实施是通过保持输入信号A与参考信号REF相同，并将输入信号B重新指定为反向参考信号REFB所完成，即填充条状标示(pad a bar)，以指示反相参考信号REFB。此时，上述的分数码变化量ΔN由时间数字转换器校准控制器10215所产生，并以时间数字转换器预测偏移信号TDC_pre-Offs的形式来表示，以在环路增益校准程序中实现全数字锁相环100或200的正规化。

步骤1306表示全数字锁相环100或200的正常运作程序。此时，输入信号A仍然被保持与参考信号REF相同，且输入信号B被重新指定为与反馈信号FB相同，以在下一个延迟中测量数控振荡器和∑Δ调制器模块110所产生的新输出信号的特性。

通过以全数字锁相环中的频宽与参考频率、时间数字转换器增益、数控振荡器增益、分频器的除数、及放大器的增益来定义全数字锁相环的比例式路径增益，放大器的增益可得到适当的调整，以使得全数字锁相环中最佳环路频宽可得到精确地调整。通过达成全数字锁相环的完全数字化，可进一步的以数字方式调整时间数字转换器与数控振荡器的增益。

通过本发明所揭露的全数字锁相环、以及其它相关的组件与方法，因为全数字锁相环所使用的所有组件与操作皆已被数字化，所以避免了使用现有技术模拟锁相环的缺点。除此以外，通过用于全数字锁相环的上述所揭露的高精确度环路增益校准方法，所撷取的全数字锁相环的可用频宽将会因为全通响应的应用而被大幅度增加。

以上所述仅为本发明的较佳实施方式，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (18)

1.一种全数字锁相环，其特征在于，包含时间数字转换器模块，所述的时间数字转换器模块包含：相位频率检测器与逻辑单元：

所述的相位频率检测器，用来接收对应于参考信号或反馈信号的二输入信号，并用来输出频率提升信号与频率降低信号；及

所述的逻辑单元，用来接收所述的频率提升信号与所述的频率降低信号，并用来发出启动信号或停止信号，

其中所述的时间数字转换器模块用来根据所述启动信号或停止信号输出循环信号与数据信号。

2.如权利要求1所述的全数字锁相环，其特征在于，所述的全数字锁相环另包含：

时间数字转换解码器，用来接收所述的循环信号与所述的数据信号，并产生预测信号；及

第一加法器，用来根据所述的时间数字转换解码器所输出的所述的预测信号与时间数字转换器校准控制器所输出的偏移信号来产生输出信号，并将所述的输出信号输入所述的数字环路滤波器，

其中所述的频率提升信号用来提高所述的第一加法器的所述的输出信号的频率，且所述的频率降低信号用来降低所述的第一加法器的所述的输出信号的频率，所述的启动信号用来启动所述的时间数字转换器，且所述的停止信号用来停止所述的时间数字转换器，

其中所述的数据信号来自于所述的时间数字转换解码器；对所述的数据信号的第一预定比特与所述的循环信号的第二预定比特实施互斥或逻辑运算，以产生误差保护码，且通过将所述的误差保护码加入所述的循环信号，并将所述的循环信号位移第三预定数目的比特，以修正所述的循环信号中的误差。

3.如权利要求1所述的全数字锁相环，其特征在于，所述的时间数字转换器模块另包含一循环式时间数字转换器模块，用于产生该循环信号以及数据信号，所述的循环式时间数字转换器模块包含：

循环模块，用来产生所述的循环信号，所述的循环模块包含计数器：

每当所述的循环模块接收到至少一触发信号中的上升触发边缘或下降触发边缘时，所述的计数器用来改变计数；及

数据模块，用来产生所述的数据信号，所述的数据模块包含循环缓冲数组与D触发器数组：

所述的循环缓冲数组，包含多个延迟线缓冲器；及

所述的D触发器数组，用来与所述的多个延迟线缓冲器共同运作，以产生所述的数据信号的至少一部分，

其中所述的循环信号根据所述的计数器的所述的计数所产生。

4.如权利要求3所述的全数字锁相环，其特征在于，所述的至少一个触发信号包含第一触发信号与第二触发信号；所述的循环模块另包含双重边缘检测器，所述的双重边缘检测器的正输入端用来接收所述的第一触发信号，以检测所述的上升触发边缘，且所述的双重边缘检测器的负输入端用来接收所述的第二触发信号，以检测所述的下降触发边缘；所述的多个延迟线缓冲器以串联的方式连接，

其中所述的双重边缘检测器的所述的正输入端耦接于所述的多个延迟线缓冲器中最前延迟线缓冲器的负输入端，并耦接于所述的多个延迟线缓冲器中最后延迟线缓冲器的正输出端，以接收所述的第一触发信号，及

其中所述的双重边缘检测器的所述的负输入端耦接于所述的多个延迟线缓冲器中所述的最前延迟线缓冲器的正输入端，并耦接于所述的多个延迟线缓冲器中所述的最后延迟线缓冲器的负输出端，以接收所述的第二触发信号。

5.如权利要求3所述的全数字锁相环，其特征在于，当所述的计数器的所述的计数超过预定值时，所述的循环信号被产生，以记录所述的计数器的当前循环。

6.如权利要求1所述的全数字锁相环，其特征在于，所述的逻辑单元输出第一符号信号至一时间数字转换解码器，且所述的时间数字转换解码器输出第二符号信号，所述的第二符号信号根据所述的第一符号信号所产生。

7.如权利要求2所述的全数字锁相环，其特征在于，所述的时间数字转换解码器包含于数字宏模块中，且所述的数字宏模块包含于所述的全数字锁相环中，

其中所述的第一加法器包含于所述的数字宏模块中，

其中所述的数字宏模块用来接收来自所述的第一加法器的所述的输出信号，并用来产生分数信号，且所述的数字宏模块包含∑Δ调制器补偿模块，

其中数控振荡器和∑Δ调制器模块包含于所述的全数字锁相环中，以对所述的分数信号进行调制，

其中所述的∑Δ调制器补偿模块用以预测所述的数控振荡器和∑Δ调制器模块所输出的信号的误差，并以前馈方式将所述的预测误差输入至所述的数字宏模块。

8.如权利要求7所述的全数字锁相环，其特征在于，所述的数字宏模块另包含：

比例式路径模块，用来追踪与来自所述的第一加法器的所述的输出信号相关的相位变化，并且输出相位追踪信号；

数字低通滤波器，用来追踪与来自所述的第一加法器的所述的输出信号相关的长期频率漂移，并且输出长期频率漂移追踪信号；及

第二加法器，用来将来自所述的比例式路径模块的所述的相位追踪信号与来自所述的数字低通滤波器的所述的长期频率漂移追踪信号相加，以产生所述的分数信号。

9.如权利要求7所述的全数字锁相环，其特征在于，所述的数控振荡器和∑Δ调制器模块包含：

数控振荡解码器，所述的数控振荡解码器的第一输入端接收所述的整数信号；

∑Δ调制器，所述的∑Δ调制器的第一输入端用来接收所述的分数信号；

∑Δ调制滤波器，所述的∑Δ调制器滤波器的输入端耦接于所述的∑Δ调制器的输出端；

数控振荡器，所述的数控振荡器的第一输入端耦接于所述的数控振荡解码器的输出端，且所述的数控振荡器的第二输入端耦接于所述的∑Δ调制滤波器的输出端；及

分频器，所述的分频器的输入端耦接于所述的数控振荡器的输出端，且所述的分频器的输出端耦接于所述的数控振荡解码器的第二输入端与所述的∑Δ调制器的第二输入端，

其中第一回路经过所述的数控振荡解码器、所述的数控振荡器、及所述的分频器，以用来对所述的整数信号进行调制，

其中第二回路经过所述的∑Δ调制器、所述的∑Δ调制器滤波器、所述的数控振荡器、及所述的分频器，以用来对所述的分数信号进行调制。

10.如权利要求7所述的全数字锁相环，其特征在于，所述的全数字锁相环另包含：

反馈路径模块，用来与所述的∑Δ调制器补偿模块共同运作，其中所述的∑Δ调制器补偿模块包含∑Δ调制器及分频器：

所述的分频器，用来对所述的数控振荡器和∑Δ调制器模块的输出信号进行分频，并且所述的分频器与所述的∑Δ调制器共同运作。

11.如权利要求10所述的全数字锁相环，其特征在于，所述的∑Δ调制器补偿模块另包含：

第一累加器；及

加法器，所述的加法器的正输入端耦接于所述的∑Δ调制器的输入端，所述的加法器的负输入端耦接于所述的∑Δ调制器的输出端，且所述的加法器的输出端耦接于所述的第一累加器的输入端。

12.如权利要求8所述的全数字锁相环，其特征在于，所述的∑Δ调制器补偿模块包含第一累加器；及∑Δ调制器补偿模块放大器；

所述的全数字锁相环另包含：

第二累加器，所述的第二累加器的输入端用来接收调制信号；

累加器放大器，所述的累加器放大器的输入端耦接于所述的第二累加器的输出端，所述的累加器放大器的输出端耦接于所述的第一加法器的输出端，且所述的累加器放大器的增益与所述的∑Δ调制器补偿模块放大器的增益相同；及

调制放大器，所述的调制放大器的输入端用来接收所述的调制信号，且所述的调制放大器的输出端耦接于所述的第二加法器，

其中所述的调制信号以前馈方式输入至所述的第一加法器与所述的第二加法器，

其中所述的全数字锁相环用于直接频率调制。

13.一种全数字锁相环，其特征在于，所述的全数字锁相环包含时间数字转换模块及数字低通滤波器，所述的时间数字转换模块包含：

相位频率检测器，用来接收对应于参考信号或反馈信号的二输入信号，并用来输出频率提升信号与频率降低信号；

逻辑单元，用来接收所述的频率提升信号与所述的频率降低信号，并用来发出启动信号或停止信号；及

循环式时间数字转换器模块，用来根据所述的启动信号或所述的停止信号输出循环信号与数据信号。

14.如权利要求13所述的全数字锁相环，其特征在于，所述的时间数字转换器模块另包含：

复用器，用来接收所述的参考信号或所述的反馈信号；及

时间数字转换器校准控制器，用来产生所计算的偏移信号，以控制所述的复用器来接收所述的参考信号或所述的反馈信号其中之一。

15.如权利要求13所述的全数字锁相环，其特征在于，所述的全数字锁相环另包含：

数字低通滤波器，其中所述的数字低通滤波器包含于数字宏模块中，且所述的数字宏模块包含于所述的全数字锁相环中。

16.如权利要求15所述的全数字锁相环，其特征在于，所述的数字宏模块另包含比例式路径模块，所述的比例式路径模块用来追踪与来自所述的时间数字转换器模块的输出信号相关的相位变化，且所述的比例式路径模块包含比例式路径模块放大器，

其中所述的比例式路径模块放大器的增益根据所述的时间数字转换器模块的时间数字转换器的增益所调整。

17.如权利要求13所述的全数字锁相环，其特征在于，另包含∑Δ调制器补偿模块，其中所述的∑Δ调制器补偿模块包含数字相位误差消除模块，

所述的数字相位误差消除模块包含：

第一∑Δ调制器；

第一加法器，所述的第一加法器的正输入端耦接于所述的第一∑Δ调制器的输入端，且所述的第一加法器的负输入端耦接于所述的第一∑Δ调制器的输出端；

第二加法器，所述的第二加法器的正输入端耦接于所述的第一加法器的输出端；及

第一D触发器，所述的第一D触发器的输入端耦接于所述的第一加法器的输出端，且所述的第一D触发器的输出端耦接于所述的第二加法器的负输入端。

18.如权利要求13所述的全数字锁相环，其特征在于，所述的全数字锁相环另包含：

累加器放大器；

累加器，所述的累加器的输入端接收调制信号；

调制放大器，所述的调制放大器的输入端接收所述的调制信号，

其中所述的累加器放大器的输入端耦接于所述的累加器的输出端，所述的累加器放大器的输出端耦接于所述的全数字锁相环所包含的数字宏模块的第一加法器，且所述的累加器放大器的增益与所述的数字宏模块所包含的∑Δ调制器补偿模块的∑Δ调制器补偿模块放大器的增益相同，

其中所述的第一加法器用来接收由所述的时间数字转换器模块输出的循环信号与数据信号。

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