TW200919973A

TW200919973A - Error compensation method, digital phase error cancellation module, and ADPLL thereof

Info

Publication number: TW200919973A
Application number: TW097139713A
Authority: TW
Inventors: Hsiang-Hui Chang; Bing-Yu Hsieh; Conan Jing-Hong Zhan
Original assignee: Mediatek Inc
Priority date: 2007-10-16
Filing date: 2008-10-16
Publication date: 2009-05-01
Also published as: TWI384760B; US7791428B2; TW200919976A; US20100277244A1; US20090097609A1; US20090153377A1; TWI380594B; US7728686B2; TW200919974A; US20090096538A1; US8031007B2; CN102611443A; US20110099450A1; US8193866B2; US20090096535A1; US8429487B2; TW200922150A; US20090096539A1; CN102739244A; CN102651648A

Description

200919973 九、發明說明：【發明所屬之技術領域】本叙明係關於揭露一種誤差補償方法、一種數位相位誤差消除模組、及一種相關全數位鎖相迴路，尤指一種用於數位相位誤差消除模組之誤差補償方法，與包含數位相位誤差消除模組之全數位鎖相迴路。【先前技術】鎖相迴路係為一種用來產生與參考訊號之相位(Phase)有固定關係的訊號之電子控制系統。鎖相迴路電路係回應於輸入訊號之頻率與相位，並自動的提高或降低被控制的振盪器之頻率，直至鎖相迴路電路與參考訊號在頻率與相位上相符合為止。先前技術類比鎖相迴路包含相位偵測器、壓控振盪器(v〇ltage_c〇ntr〇lled Oscillator，VCO)、及回授路徑。回授路徑用來將壓控振盪器之輸出訊號回授至相位偵測器之輸入端，以提高或降低類比鎖相迴路之輸入訊號的頻率。因此，類比鎖相迴路之頻率總可以保持趕上參考訊號的參考頻率，其中參考訊號係為相位偵測器所使用，換言之，類比鎖相迴路之輸入訊號的頻率總會被參考訊號之參考頻率所鎖疋。除此以外’先前技術中，除頻器(FreqUenCy加此!·)係用於回授路徑，以使得參考頻率或參考頻率之整數倍數頻率總可以被擷取。先前技術中，低通濾波器(Low-pass filter)係連接於相位侦測器之後’以使得位於高頻率的雜訊得以濾除。 200919973 如熟習上述相關技術領域者所周知，因為類比鎖相迴路係使用類比元件，並使用類比方式操作，上述類比_迴路極易產生誤差，甚或是誤差傳播(Enwpr〇pagation)。因此，數位鎖相迴路便應運而生，以在部分數位操作與數位元件的支援下減少上述誤差，其中數位鎖相迴路係在回授路徑上使用具有可變除數之除頻器。除此以外，全數位鎖相迴路亦非常有助於晶片面積降低與製程遷移。舉例來說，全數位鎖相迴路之數位控制振盪器陶灿C〇n_ed㈤一 DC〇)可用來械類比70件賴控紐||。亦可將相位伽彳㈣全數位齡迴路之時間至數位轉換s(Wt(>Dlgitalc〇請rter，TDc)來取代。因此，在無線通訊領域中，使用全數位鎖相迴路已是—種趨勢。【發明内容】者為消除全數位鎖相迴路中的誤差模·數位鎖相迴路，能歸 200919973 :=制振盪器之週期；根據量化誤差、時間至數位轉換器誤及振盪器之週期、或上述條件之組合，決定補償出·的Γ/全數位鎖相迴財之誤鱗，使_償誤差與輸數位=拖:’射輸出訊號係為包含時間缝位轉換11之時間至數位轉換錢組之輪出訊號。位種用來顯全數位鎖相迴路之誤差的數位相器、第—位相位誤差消除模組係包含三角積分調變 17 口〆、第二加法器、及第-D觸發器。第一加法岑編贿确w器之正輸入 =d觸發器之輸入端係她、第力法态之輪出端，且第— 。加法器之負輸人端。“之輸出端係_於第二迴路内。目位秩差消除模組係設置於全數位鎖相相，回财—触含妈補叙全練_瓣。全數位鎖 °。ΐτ:。3數位巨集模組。數位巨集模組係包含三角積分· 模组。數位相位組=相位誤差消除器、第二加法器、及第—D觸發角苐：^ _於三角積分調變器之輪人端，且第1力/正輸入端係接於三角積分調變器之輪出端。第第2法益之負輸入端係柄弟一加法盗之正輸入端係耦接於 200919973 第一加法器之輸出端器之輸出端，且第一輸入端。上述誤差補齡法、數位她鮮齡藉由蚊補餘差絲齡相健王紐鎖相迴路鎖相迴路中之誤差的效果。、、、柄咸少全數位【實施方式】本發明係揭露-種餘直接頻率調變並擁有精確增益校準 megaincahbration)的全數位鎖相迴路，其中全數位鎖相迴路係使用某本發财被郷之元件⑽如树财之數位控制振盪器)與技術。齡本發明露之全數位_迴路，峨雜訊(switchingnoise)會被大幅度減少，且全數位鎖相迴路的迴路增益^>叩_)亦可被精確的微調。藉由本發明所揭露的數位控制振盪器’㈣在關露的全數位鎖相迴財達職麵頻率解析請參閱第1圖’其為本發明-實施例所揭露之全數位鎖相迴路 100的示意圖。如第1圖所示，全數位鎖相迴路100包含時間至數位轉換器(Time-t〇-DigitalC〇nverter，TDC)模組1〇2、數位巨集模組 (Digital macro module)120、數位控制振盪器和三角積分調變器 (Sigma-Delta Modulator, SDM)模組 11〇、及回授路徑模組 112。 200919973 日間至數位轉換器模組102包含相位頻率偵測写 (Phase-Frequency Detector，PFD)和循環式時間至數位轉換器 (Cyclic Time-to-Digital Converter，CTDC)模組 1021 與時間^數位轉換器狀紐H(TDC state maehine)l()23。軸循環式日麵至數位轉換器係應用於本發明之後所揭露之各實施例，但是在本0發明之其他實施例中，仍可使用任何其他種_時岐數^^== 代循環式時間至數位轉換器。數位巨集模組120包含時間至數位轉換解碼器1〇22、第一加法器104、比例式路徑(PiOportionaipath)模組1〇6、數位低通濾波器(Digitdi〇wpassmter)i〇8、第二加法器105、以及三角積分調變器補償模組114。比例式路徑模組1〇6包含無限脈衝響應(Infinite Impulse Response，hr)模組ι〇61與比例式路徑模組放大器(ppM amPHfier)l〇62。請注意，比例式路徑模組放大器1〇62之增益在此係假设為^。數位低通濾波器1〇8係用來當作全數位鎖相迴路1〇〇中之積分路徑(Integral path)。比例式路徑模組106與數位低通濾波器108二者之結合可被視為數位迴路濾波器。三角積分調變器補償模組114係包含第一累加器(Accumuiator)H41、具有增益6之三角積为调變斋補償模組放大器(Sigma_delta modulator compensation moduleamplifler)lH2、以及第三加法器1143。請注意，三角積分調變器補償模組114在此亦可視為誤差補償模組。 200919973 數位控制振盪器和三角積分調變器模組110係包含數位控制振盪解碼器1101、第一三角積分調變器1102、三角積分調變器遽波器1103、數位控制振盪器11〇4、以及第一除頻器11〇5。請注意，雖然在第1圖中，第一除頻器1105所使用之除數係為4，在本發明之其他實施例中，第一除頻器11〇5亦可使用4以外的其他數值來田作其除數，換§之，第一除頻器11〇5所使用之除數並未限制於第1圖所使用之數值4。回授路徑模組112係包含第二三角積分調變器1121及第二除頻器1122。請注意，如帛！圖所示，第二除頻器1122所使用之除數係假設為从，且从係為變數。其中，數位控制振盪解碼器11G卜數位控制㈣器贈與第—除頻器⑽ 之結合可被視為數位控制振盪!I模組，以用來追縱數位迴路遽波器之整數訊號。〜如第1圖所示，日寺間至數位轉換器模组1〇2係接收參考訊號 =_授訊號FB，並產生循環訊號c與資料訊號d。循環訊號 C與:貝料訊❹皆包含與回授訊號FB相關之相位資訊及頻率資注意’循環訊號C係指出相位頻率偵測器和猶環式時間至 :轉:=組聰中之循環式時間简解碼請勸_蝴_位轉換 TDC , 1作Π 純組㈣恤輪出訊號 ⑴ DC亦包含與回授訊號FB相關的相位資訊 200919973 與頻率資tfi ’輸出罐TDC亦被稱為解碼輸出訊號。第一加法器辦係將輸出訊號TDC與誤差訊號叫目加，以將輸出訊號tdc 中可能包含的誤差減少至-定程度，其中誤差訊號Err實質上係為决差補償喊。第-加法器104亦輸出訊號χ至比例式路徑模电舰與數位低猶波器⑽。請注意，相位鮮偵測器和循環式時間至數位㈣H模組1021所赴的自測減脱㈣與符號⑸㈣訊號L亦被加總，以檇帶指示關於是否將數位控制振盡器和三角積分調變器模組110之輸出訊號的頻率加以提高或降低的資訊。請注意’相位頻率偵測器和循環式時間至數位轉換器模組聰亦輸出時脈喊dlyfbdk ’以對數位巨細組i 2G之_ _㈣❿ clock)進行操作。時間至數位轉換器狀態機$ 1〇23亦產生除數訊唬(divider signal)Div，以將與除數相關的資訊傳送至數位巨集模組 120 〇 ' 比例式路徑模組106係用來追縱訊號χ之相位的變化；而數位低通遽波器108(亦即上述積分路徑)係絲追縱訊號乂的長期頻率漂移(Long-term frequency drift)。數位巨集模組12〇係輸出整數訊號(Integer Signal)lnteg與分數訊號的細譲丨_雖咖至數位控制振盪器和三角積分調變器模組11〇。在數位控制振盈器和三角積分調變器模組11〇中，數位控制振盪解碼器1101之第-輸入端係接收整數訊號Integ;第一三角積分調變器1102之第-輸入端係接收分數訊號Frac ;三角積分調變器 200919973 慮波益1103之輸入端係轉接於第一三角積分調變器服之輸出端’於本發明-實施例中，三角積分調變器遽波器刪係接收第 -角積分碰α 1102輸出之三角積分調變滅SDM ;數位控制振盈$腿之第-輸人端軸接於數位控制振贿碼器ιι〇ι 之輸出端’且數位控制振11G4之第二輸人端係雛於三角積刀删减波器1103之輸出端；且第一除頻器、聰之輸入端係轉接於數位控制振盪器1104之輸出端，第一除頻器應之輸出端_接於數位控制振麵碼器_之第二輸人端與第一三角積刀機器11G2之第二輸人端。請注意，第—迴路係經過數位控制振盈解碼器11G卜數位控制振a||圓、及第—除頻器11〇5。第 -迴路係絲對整數赠u lnteg進行調整朗變。第二迴路係經過第二角積分調變裔1102、三角積分調變器爐波器n〇3、數位控制振盪器1104、以及第-除頻n 11G5。第二迴路係用來對分數訊號Frac進行調整或調變。回授路徑模組112係與三角積分調變器補償模組1M共同運作’其中三角積分調變器補償模组114係包含於數位巨集模組— 中。第二除頻器1122係用來對數位控制缝器和三角積分調變器模組11〇所輸出之訊號進行除頻。第二除頻器1122係與第二三角積分調變器1121共同運作。三角積分調變器補償模叙114係用來預測數位控制振盪器和三角積分調變器模組〗丨〇所輪出之訊號中可能包含的誤差。三角積分調變器補償模組114亦用來以前饋 (Feed-forward)方式將上述預測之誤差輸入至第一加法器ι〇4貝其 13 200919973 尹上述誤差補償訊號係包含預測之誤差，如此

所帶的誤紐職大幅軌。本剌—實麵f差Y 補償模組放大請2輸出。請注意、，第三加法之正輸人端雜接於第二三角積分調變器】⑵之輸入 ^^法山器Μ3之負輪入端係轉接於第二三角積分調變器之且第三加法器1143之輪_摘於第一累加器 1141之輸入端。因為比例式路徑模組1G6、數位低通驗器應、與三角積分調變器補償模組m皆與全數位鎖相迴路丨⑽之迴路增益的微調局度相關，所以全數位鎖相迴路卿之結構的特徵係主要在於上述讀的存在。然而，上述全數位鎖相迴路應所包含之各元件、模組、與訊號皆為數位的，因此全數位鎖相迴路觸係在完全數位控制的前提下來操作。藉由全數位鎖相迴路觸完全數位控制之機制彳以達到準確的頻寬控制。全數位鎖相迴路卿亦可有效的減少切換雜訊，且相關之詳細技術會於之後另行揭露。

全數位鎖相迴路100的主要用途係為實現直接頻率調變的全數位木構。μ參閱第2 ® ’其為本發明中直接鮮調變之全數位鎖相迴路2〇〇的不意圖’其中全數位鎖相迴路係基於第1圖所不之全數位鎖相迴路廟所設計。如第2圖所示，除了全數位鎖相迴路100所包含之各元件外，全數位鎖相迴路另包含第二累加器(ACCUmulator，ACC)2〇2、累加器放大器(ACC 14 200919973 amplifler)204、以及調變放大器(M〇dulat〇r amplifier)2〇6，上述第二累加器202、累加器放大器204與調變放大器206之結合係可被視為調變器。累加器放大器204係與第二累加器202共同運作，且累加器放大器204之增益係為增益0 ’亦即三角積分調變器補償模組放大器1142所使用之增益。調變放大器2〇6所使用之增益係假設為增益c。實際上為調變訊號之訊息MSG係輸入至第二累加器 202與調變放大器206 ’以在之後以前饋方式饋入第一加法器1〇4 與第二加法器105。請注意，對訊息MSG而言，第二累加器2〇2 與累加ϋ放大H 204之組合係、可視為高通舰器(High_pass filter)。凊注意’數位控制振盪器和三角積分調變器模組則亦提 :對訊息MSG之倾響應’其巾先前技術鎖相稱中的壓控振盤裔會給予訊息MSG之頻域的頻率上限；換言之，對訊息msg而 5 ’ >1控減n係為低職波n，使得u MSG賴域被低通遽波器所限制。藉由組合上述之高通響應與低通響應，可得到全通，應(胳passresponse)，使得寬頻帶調變(widebandm〇duia㈣仔以實現’或使㈣息MSG的職不再受到鎖相迴路的頻寬所限制或拘束為了對上述全通響應進行操作，必須精密的調整上述 w二與增益“請注意，因為藉由全通響應的頻域未再又聰制或疋與全數位翻迴路·侧，所以上述寬頻帶調變得以實現。在先躺_鱗帽預失真脑’糊缺雜真，細，實顧失真技 ^之以牛會需要佔去較大的晶片面積。在本發明所揭露之全數位鎖相迴路200避免了·此種耻真技術。 200919973 本么种；k正增—與增益。之值的技術第2圖，全數位鎖相迴路之舰增益可藉由使用二=閱中的輸入響應_】糾，_得騎讀_轉仏礼以作為數 h制振杨：_靖繼⑽讀_ 相迴路糊迴嶋係^來衫，且當全數倾她路二 _____ c.Kv+b，LL·、·Κχ ·] ~ ϊ '^ 物示如下： (1) ^ 1—乙 =赠用之部分條件係簡單解釋如下。項… =放大請與數位控制缝器和三角積分調變器模组^ 路徑的響應，其中❹係為數位控制派盈器和二角積分調變器模組之曰显，亦即心係為數位控制振盈器聰 =表包含㈣加㈣胳_、綱辦遽"皮竭、及數位控舰細,三角積分調變賴組⑽之路巧的響應’其中數位低通遽波器⑽之響應係假設為⑹。項 ==轉_組102的增益，其〜係：、僻，且就係指相位頻率福測器和循環式時間至數位轉換器模組咖所包含之循環物至數位轉難的增益。項古係為第二_器1122的響應。項各係指數位控制錄器：的頻率響應。 16 200919973 增益Z)與物應狀態 C'Kv b-L{z)-Kv^-_l TDC^F^'L^'Kv' Z- M \-z- (2);(3)。財程式(2)與(3)作進一步推倾，物與e之值可表示如下 Κν (4)； Ζ—1 TDC-Fref2 Μ Τ^Ζ1 ⑶ f ,了達成全數健織_目的，朗益崎職，讀進行完全，t ίΪ位轉換器之增益則系可定義為時間至數位轉it器· ϊ02 -—-4 夕·4 ,曰 M i? % J：冒 j 操作是必要的。觀察方程式⑶可知，為了對增益，之m。，式時間至數位轉換器之增㈣值須為;控的。循= =解析度，換言之，增益耽係可表示為時間變化量赠以r;商，餅循環辆岐數轉翻—肌的值= 細 2Fref' ⑹ 其令碼變化量％係對應於參考訊號之參考週在參考•一中的職== 明正狀態與_係輪流佔有-半的週期長度。本發 4减產生根擄方程式⑹，增-之值的推導可改寫如下： 17 200919973 b =----1------1 Z 1 2N{ 1 Z~x J^j-^^Frep ^ M Fref \-Z~} (7)。觀不方私式(4)可知’為了對增益c之值進行操作，數位控制振徵器之增益心的值須為可控的。方程式(4)可另行推導如下： r— 1 _ Δ7 C~J^~~AN-Fr^ (8)；其中項係代表第二三角積分調變器1121之輸入端所輸入之訊號的頻率變化量’且對應於頻率變化量祕何的碼變化量^可於數位低通it波ϋ 108之輸出訊號中得到，其中勝係指分數碼 (Fractional code)的碼變化量，即級係指分數碼變化量。本發明— 實施例中’數位低通濾、波器1〇8係根據分數碼變化量⑽來輸出碼變化量Δ/。因為頻率變化量秦咖7與碼變化量△,皆為可控的，所

以增盈c之值亦應為可控的。根據上述之揭露，可以實現對全數位鎖相迴路200之迴路增益的精確校準Q 數位控制振盪器1104係用來根據數位巨集模組12〇中之輸出訊號中的整數訊號與分數訊號來追縱輸出訊號之頻帶。整數訊號係由數位控制減解碼器1101來解碼’而分數訊號係藉由三角積分調變器1102與二角積分調變器濾波器11〇3運作所處理。三角積分調變器1102與三角積分調變器濾波器11〇3之運作係相似於先前技術之三角積分調魏與三肖積分輕减波H，故相關運作不再另行贅述。在本發明中使用先前技術之數位控制振盈器亦屬本發明之涵蓋範圍，但數位控制振盪器1104在本發明之某些實施例中係特別被5又δ十並提出的，以用來實現頻帶追縱，並用來避 18 200919973 免顯而易見的頻率不連續(Frequency discontinuity)。請參閱第3圖’其為第1圖與第2圖中所圖示之數位控制振盪器1104在本發明所揭露之詳細示意圖。數位控制振盪器11〇4係包含晶載(On-chip)低壓差穩壓器(Low-drop-out regulator, LDO regulator)302、電感和電阻模組304、製程電壓溫度槽 (Process/Voltage/Temperature tank, PVT tank)306、採集槽 (Acquisition tank)308、及追蹤槽(Tracking tank)310。假若目標應用允許，則低壓差穩壓器302係可被排除於數位控制振盪器11〇4之外。電感和電阻模組304係耦接於低壓差穩壓器302。製程電壓溫度槽306係麵接於電感和電阻模組3〇4。採集槽308係耗接於製程電壓溫度槽306。追蹤槽310係耦接於採集槽308。上述元件中，除了追蹤槽310以外，皆可以先前技術相對應之元件加以實施，因此僅對上述元件係簡單描述如下。晶載的低壓差穩壓器3〇2係用來根據主要電壓rcc來產生用於數位控制振盪器丨〗〇4之所需的電壓。電感和電阻模組3〇4係包含多個電感、多個可切換電阻3043、3044、以及負轉導單元p^egabve gm cen，其中即為 BJT或MOS電晶體所使用之轉導(Transc〇nductance)參數)3〇42。電感和電阻模組304用來設定數位控制振盪器11〇4之電流消耗與振盡巾田度，以用來改進共模注入現象(c〇mm〇n_m〇deinjecti⑽），及減 >、數位控制振盪裔1104之接地端所產生的雜訊與突波物叫。製程電壓溫度槽306係用來補償製程、電壓 '溫度的變化。採集槽 308係用來提供快速的頻率獲取(Frequency acquisiti〇n)。曰 19 200919973 數位控制振盪器1104的主要特徵在於追蹤槽31〇。在詳細揭露追縱槽310的細節之前，必須先行介紹先前技術使用之追縱槽，以更解釋追蹤槽310的優點。請參閱第4圖、第5圖、第6圖、與第7圖。第4圖係為先前技術追蹤槽之單元4〇〇的示意圖。第$ 圖係為第4圖所示之單元400的相關電壓_頻率轉換曲線示意圖。第6圖係為第3圖所示之追蹤槽310之單元6〇〇的詳細示意圖。第7圖係為第6圖所示之單元6〇〇相關之電壓_頻率摺疊轉換曲線示意圖。如第4圖所示，先前技術追蹤槽之單元4〇〇係包含反向器 (1_1161')402、第一？型金氧半場效電晶體(1^^^1〇81^1^4()4、第一 N型金氧半場效電晶體406、第二p型金氧半場效電晶體 408、第二N型金氧半場效電晶體410、第三N型金氧半場效電晶體412、第四N型金氧半場效電晶體414、第一電容416、第二電容418、第一電阻420、及第二電阻422。上述元件之耦接方式係已圖示於第4圖，故此處不再詳加贅述。將電壓輸入第一電阻420與第二電阻422。將一位元輸入包含第一 P型金氧半場效電晶體404與第一 N型金氧半場效電晶體406之集合，其中位元可為奇位元或偶位元，以用來指示來自數位控制振盪解碼器11〇1之數位整數讯號。本發明一實施例中，此位元相關於整數訊號、分數訊號、或整數喊與分數減禮合。祕分數減輸入包含第二P型金氧半場效電晶體408與第二N型金氧半場效電晶體41〇 20 200919973 之集合’其中該分數訊號亦可被視為主要電壓(Primaryv()ltage)，且主要電壓可自三角積分低通濾波器接收。本發明一實施例中，分數訊號為三角積分調變器分數訊號。本發明另一實施例中，分數§孔號為來自二角積分低通遽波器的訊號，即三角積分低通漁波器訊號。將包含高電位輸出電壓（即高電位電壓）v〇+與低電位輸出電壓（即低電位電壓）Vo-之電壓對輸出，以用來表示上述先前技術追蹤槽中的振盪。簡言之，每當相關整數訊號之值被加上i 時，三角積分調變器分數訊號之值係被減少丨，使得三角積分調變器分數訊號的平均值係被維持在1以下，甚至是接近〇。然而，因為被輸入之位元持續在0與1之間變化，每當整數訊號之值被即刻增加1時，三角積分調變器分數訊號之值減少丨的運作速度無法跟上整數sfL號之值增加1的速度。因此，如第5圖所示，^表示電壓，當整數訊號之值由N增加至(N+1)時，因三角積分調變器分數訊號之值在整數訊號之值被增加至讲+1)之前無法及時的被凋整(或相應地減少)至目標值Targ’所以會發生頻率不連續現象。第5圖亦給出整數訊號為(N-丨)與⑺+幻時的轉換曲線。 <追縱槽310所包含之單元_係在此被揭露，以解決上述之頻率不連績現象。單元_係將奇位元與偶位元的運作分離至不同的個集合’亦即奇位^合與偶位元集合，使得圖示於第7圖的電壓-頻率轉換曲線可在不產生頻率跳躍，即頻率不連續的狀況 I呈現出指疊的形狀’亦即代表在整數訊號之值達到㈣)之後，分數訊號到達目標值Targ所進行的程序。 200919973 如第6圖所示，單元_係包含第一追縱集合斑第合，其中第-補集合個來處理奇位元，㈣二魏集人係^ 來處理偶位元。料意，在本㈣之其他實侧巾，第—魏华合亦可用來處理偶位元，且同時第二追縱集合亦可用來處理奇: 元。第-追縱集合係包含第—反向㈣2、第—數位模組_、第 -類比模組605、以及第-電容模組611。第—數位模組6〇3係用來處理由數健偷贿 11G1所_之奇數錄元(奇數位訊號）。第-類比模組6〇5係用來處理三角積分調變器遽波器脳所輸出之二角積分調賴分數訊號。第—電容模組Si係用來提供所需的電容值給高電位輸ά錢Vg读低驗輸㈣壓v〇_。第 -數位模組6G3係包含第-P型金氧半場效電晶體_與第一 n 型金氧半％效電晶體606。第一類比模組6〇5係包含第二p型金氧半場效電晶體608與第二N型金氧半場效電晶體61〇。第一電容模組611係包含第三N型金氧半場效電晶體612與第四n型金氧半場效電晶體614。第一追蹤集合係另包含第一電容616、第二電容618、第一電阻62〇、以及第二電阻622。請注意，第一數位模組603、第一類比模組605、及第一電容模組611所包含之元件或組成在本發明之其他實施例中未受第6圖所示之限制。第二追縱集合係包含第二反向器652、第二數位模組653、第二類比模組 655、及第二電容模組661。第二數位模組653係用來處理數位控制振盪解碼器1101所輸出之偶數位位元(偶數位訊號）。第二類比模組655係用來處理三角積分調變器濾波器11〇3所輸出之三角積 22 200919973 ，調變器分細t。第：電娜661輪電塵V〇+與低電位輸_ ν〇·所需之電容値。本發明—二輪，電弟一電容模組與第二電容模組所提供之電容值的極性相反。歹中’ 數位模組653係、包含第三ρ型金氧半場效電晶體㈣金氧半場效電晶體656。第二類比模組奶係包含第四Ρ型全2 場效電晶體⑽與第以鮮場效電晶體_。第二電組661係包含第^型金氧半場效電晶體662與第人Ν型金^本場效電晶體664。第二追轉合另包含第三電容_、第 668、第三電阻670、及第四電阻672。谷第-反向器602之正端係用來接收選擇訊號。第一 ρ型金場效電晶體604之閘極係輕接於第一反向器·之正端，·且第一 ρ 型金氧半場效電晶體6〇4之源極係接收奇位元。第—Ν型金氧半場效電晶體6G6之汲極係耦接於第—ρ型金氧半場效電晶體_ 之源極」且第-Ν型金氧半場效電晶體_之源極係耦接於第一 Ρ型金氧半場效電晶體_之汲極。第二ρ型金氧半場效電晶體 608之閘極係耦接於第一反向器6〇2之負端與第一 ν型金氧半場效電晶體6G6之閘極。第二Ν型金氧半場效f晶體_之汲極係耦接於第二P型金氧半場效電晶體_之源極，以接收三角積分低通淚波器(sigma-deltalow-passmter)所輸出之訊號，即三角積分調變器分數峨。第二N型金氧半場效電晶體61G之源極係轉接於第- P型金氧半場效電晶體⑽之汲極及第_ N型金氧半場效電晶體606之源極。第二N型金氧半場效電晶體61〇之閘極係耦 23 200919973 =:::ΓΓΓ_。第，金氧半場效電氧半場_晶體612之源極^四^===1_金沒極縣5接於苐三n型金氧半場效《趙6丨2之trr1^ 極。第—編6之第-軸接 %效電晶體612之間極，且第一電容616之第二端 ^乳+ :高電位輸出電壓，例如高電位輸出電壓vo+。第二電容: 第-端係麵接於第四N型金氧半場效電晶體614 =:第二:係用來輪出第-低電位輪出— 細電㈣ϋ阻62G之第—端係摘於第-電容616之第 1，且第-電阻62G之第二端係用來接收低壓差穩壓器所產生之所需電壓㈣g。第二電阻622之第一端係耗接於第二電容⑽ 之第-端’且第二電阻622之第二端係用來接收低壓差穩壓器所產生之所需電壓 VCCreg。第二追縱集合係包含第二反向器652、第三p型金氧半場效電晶體654、第五N型金氧半場效電晶體656、第四p型金氧半場效電晶體658、第六N型金氧半場效電晶體660、第七N型金氧半場效電晶體662、第八N型金氧半場效電晶體664、第三電容666、第四電容668、第三電阻670、以及第四電阻672。第二反向器652 之正端係用來接收選擇訊號。第三P型金氧半場效電晶體654之 24 200919973 間極細妾於第二反向器652之正端，且第三？型金氧半場效電晶體654之__來概驗元。第五n型金氧半場㈣之沒極係耦接於第三P型金氧半場效電晶體⑹之源極，= ==場效電晶體656之源極係姻於第三P型金氧半場效 ==極，且第Η型金氧半場效電晶體_之閘極係第一反向器652之負端。第四ρ型金氧半場效電晶體658 ==第五Ν型金氧半場效電晶體656之_，第四Ρ 體658之源極係用來接收來自三角積分低通濾 ^之_ ’且細p型金氧半場效電晶體658之汲極係 =N型金氧半場效電晶體656之源極。第六N型金氧半場效電之汲極係雛於第四P型金氧半場效電晶體⑽ U型金氧半場效電晶體_之源極係雛於細p型金 658找極，咖N效㈣_之閉氧^ ^第三P型金氧半場效電晶體654之間極。第七N型全咖=Γ62⑽勒胁第五N賴半場效電晶體 6之源極N型金氧铸效電晶體662之汲姆七N型金氧半場效電晶體662之源極。第八n型場雷曰 =6=開極係_於第七N型金氧半場效電晶體66^_電明半場效電場效電晶體6M级極係输於“ N型金氧型金氧半場蝴論之_，且第接於端第七n =::=r—_二：第知係输於第^型金氧半場效電晶體664之液 25 200919973 例如低電位如fylv _㈣二低電位輪出電壓，細之第一ΓΐΓ電阻670之第一端細妾於第三電壓哭之所、Γ f_之第二義絲触低壓差穩 _之第吻672之第—喊織於第四電容之所需電壓吻吨係絲接收低壓差穩壓器 ^ $ μ位輸出電壓與第-低電位輸出輕係曰不、跟槽310之奇位元中的振盪，且第二高電位輸出電壓 ”第二低電位輸出電壓係用來指示追縱槽31〇之偶位元中的振盈。負轉導單元3042係將控制訊號饋入至每一單元以提供所需的正回授(PositiveFeedback)來穩定高電位輸出電魔v〇+與低電位輸出電壓Vo-的振逢現象。如第6圖所示，通過節點啦與b 處的預定㈣訊號以及第-反向器6Q2(或者第二反向器652)，在 Π時間中，第數位模組603與第一類比模組6〇5之間(或者第二數位模組653與第二類比模組655之間)只會有其十一個被開啟’即在此處引入控制電壓互偶性（Co咖w〇〗tageparity)，換言之，控制訊號在此使得上述任二模組之間具有互斥性。第一反向器602以及第一反向益652係分別用來增進第一數位模組與第一類比模組之間以及第二數位模組與第二類比模組之間的控制電壓互偶性。因此，相關於整數訊號與分數訊號的運作可以被分離開來並彼此獨立，以實現第7圖所示之頻率連續機制。請注意，在本發明之其他實施例中’負轉導單元3042的組成方式與組成元件並不受第3圖所示之限制。 26 200919973 請注意，第-電容模、组6ll與第二電容模址晰所產生之電容值的極性相反，时賴應奇位元_位元，且賴相反的極性也會使得第-追祕合與第二追轉合巾，對應高電位輪出電壓 V〇读低電位輸出電壓Vo_卿成之電壓_鮮轉無線皆成為彼此相反的曲線。如第7圖所示，當整數訊號之值被加上！時，曲線的走向呈現與第5圖所示之曲線相反的走向，使得上述頻率不連續現象得以舰。®此’會造成干_突波齡音都會消失，且相關的相位亦可被連續鎖定。接著揭露本發明全數位鎖相迴路1〇〇或2〇〇之數位迴路頻寬校準方法。為了解釋在全數位鎖相迴路100之數位迴路頻寬校準方Χ 法的細郎’在此需先使用全數位鎖相娜1〇〇之簡易圖示進行說明。請參閱第8圖’其係為了解釋本發明在第！圖所示之全數位鎖相迴路100的數位迴路頻寬校準方法，所使用之全數位鎖相迴路刚的簡化示意圖。其中，第二三角積分調變器mi係接收訊號处。請注意’全數位鎖相迴路⑽此時可視為高解析度頻率至數位轉換器(Frequency-to-digital converter，FDC)。實施數位迴路頻寬校準方法的關鍵在於校準增益β之值，此係因其他相關的變數白為可控制的變數’相關的細節將於之後加以得證。迴路頻寬的疋義係為將比例式路徑模組之比例路徑增益乘以^。因此，比例式路徑模組1〇6之比例路徑增益作_可表示如下： 27 2009J9973

Pgain u rr •厶 τι ⑼；其中項朦係表示全數位鎖相迴路的_迴路頻寬。藉她察第s 圖之間“_可知，_路徑增益亦可表示如下： (10)

Pgain aDCO. M Fref2 …… KlKJ) ο 方程式⑽所示變數狀義與上述各方程式+相同名稱的變數相同，故不在此就各變數的定義重複贅述。項&係表示在單位時間中來自相位頻率和魏式_至數位轉_驗⑽之碼變化量。_式路鋪組放大器驗之私此時係可視為數位低通《波裔I。8之增益。項係代表數位低通濾波器應之輸出端的瑪變化量，亦即第8圖所示之碼變化量Λ/。項^^彻係代表源於碼變化量以之頻率變化量从。項⑽士係代表將 _變化量Λ/除以第二除頻器1122所使用之除數(DivKHng , \最後，凊注意比例式路徑增益喊係代表在單位時間中碼變化謂引起的時間漂移(Time(_) δ(。請注意、，參考週期滿足

Tref

Fref 則可得方程式如下： 1 =盖 Tref Fref (H) 〇因此時間漂移\可推導如下： Pgain = Atc =-^——L--,_a/c Αί ι ι i i 呵 Fref {\2)。 T式(12)係解釋推導出方程式(lQ)的步驟。請注意，增益_亦可視為增益❹。藉*合併方程式⑼與⑽以及參考絲式⑹與 28 200919973 ⑻，增益cr可推導如下： ~—.a-Kv~.-^ = Pgain

BW ~F>eT (13);及 TDC · Λ/_· Fref1 ·ΒΨ·2π TDC -M.F^f.RW.ir Kv · Fref " 1 2Fref ·ΝΧ Δ/ · Μ · BW * 27γ Μ-Fref-BW-ln· ΑΙ ΑΝ · Fref (14) 2ΝΧ · Fref ΑΝ 在方程式(14)中與增益^相關之各變數已於上列教述中被控之變數，因此增益，亦為可控的。換言之，藉由根據方可來凋整增益α，可以實現全數位鎖相迴路1〇〇的迴路）法。，見4父準方在第i圖中，誤差補償訊號Ειτ係由三角積分調變器 1〇2 解馬為022中可能存在的誤差。誤差補償訊號此主要係數相位誤差所產生。請參閱第9圖，其為用來解釋如償技術類比鎖相迴路之分數她誤差之簡單示賴。在第9圖= ^ 了時脈邊緣與相位誤差的示意I分數相位誤差係可以實際 _位置〜(《)與理想時脈位置〜"之間的差異來表示，其 ==置〃+祕㈣幽㈣紐，h 、 =純，理想時脈位置_位於輕位置〜m與實際時脈健差Wa1。因此，由相位_測器所產生之對應之分數相 H。穴左phase—error 4糸可表示兔· 29 (15)； 200919973 因方程式(15)係根據類比鎖相迴路所推導，且方浐弋（、々、於〆7~)λ^、，所以項係表示壓批te、其如工 ’勺等

Fref'㈣ I控振盪态之週期。藉由累加對應之分數相位誤差error，可l'/作：r ,田 - J以侍到累加補償誤差 cow/?e臟"〇«—mw，並可表示為： compensation _error = Υ"[β(η) -αα]·Τ " vc〇 (16)； _m*〇r亦可量 ’累加補償誤差，_咖化為： (17) compensation error = ^{ή) - αα] Tvc〇 / TDC ~ Σ^(«) - aa]/[TDC · Fref (N + a)] 然而，使用時間至數位轉換器會引起碼變化量(例㈣盘時間至數位轉換器中之大量延遲線(脑y line)，並佔去較大的電路面積、消耗較南的功率等。因此，本發明係揭露一種設置於相位頻率_ 沖循環式時間至數位轉換器模'组1〇21内部之循環式時間至數位轉換器，以大量的節省延遲線(delayline)的抽頭陶數量。時間至數位轉換器將會在之後另行揭露。再者，在本發明所揭露之全數位鎖相迴路觸中，數位控制振盪器謂係用來取代先前控振盪11。在第二三角積分調變器1121的運作下，可以仔到實際時脈位置心咖)與理想時脈位置〜“之間的差里 ^此係〜來表示，且實際上差異〜為量化誤梅她ati〇n 根據本發·制的誤差補償演算循環式時間至數位轉換器模組顧中之循環式時之補償誤差w喊可表示為：轉換為 30 200919973 k-\ rp

一 CTDC ㈨= Σ〜ς.-^ (18);

^ TDC K J 並且數位控制振其中項心⑺係代表數位控制振盪器n〇4的週期盪器1104的週期rDC。係可表示為：

lDCO

Fref -(Μ + F) ^(19)；根據方程式⑺），《日嫩數_細之彳_差^⑷可進一步推導如下：

k-i ec.mc J = Σ A 髟 ΔΛ^ ''ζ0&Σ'Αί1^Γ. V 2·Μ TDC · Fref * (M + F)

Fref (M + F) (20) 其中，F係指與量化誤差相關的分數。觀察方程式⑽可知，循環式時間至數位轉換器之補償誤差^[幻係為數位的，且完全可控，並應用於本發贼位她誤差肖_igital phase e窗囊dlati〇n) 中。請參閱第10圖，其為根據本發明之一實施例所揭露於三角積分調變器補償模組114中另外包含之數位相位誤差消除模組1144 的示意圖。數位相位誤差消除模組1144基於等式(2〇)運作。數位相位誤差消除模組1144係包含三角積分調變器7〇2、第一加法器 704、第二加法器 706、第一 D 觸發器(D Flip-Flop, DFF)708、第二 D觸發器710、除法器712、乘法器714、以及D觸發器和截斷模組(DFF/Truncation module)716。三角積分調變器702係以包含多個一階調變器(First-order modulator)之多階段雜訊整形l-1-i調變器(Multi-stage noise shaping 1-1-1 modulator, MASH 1-1-1 31 200919973 modulator)來實施。使用包含—個n階調變器與多個一階調變器之多階段雜訊整形n-1-l調變器較為明顯的優點在於降低係數不相配(Coefficientmismatch)的現象，此係因大部分雜訊會在内部被扣易地消除。三角積分調變器7G2、第一加法器7()4、第二加法器 706、與第一 D觸發器708係用來產生量化誤差w (如帛！〇圖所示之量化誤差Μ[η])。三角積分調變器7〇2接收訊號F，並且輸出訊號戶_心。除法器712接收訊號SN|與訊號M + F。第二D觸發器與除法器712係用來產生方程式(2〇)中所示之項^。最後，補償誤差ecrDC [A]會被輸出至第一加法器1 〇4。本發明在時間至數位轉換解碼器1〇22上係使用了特別的技術’例如錯誤防止方法(error protection method)。在該技術中，時間至數位轉換器1022之輸出訊號TDC會被另外加上一個誤差保護碼(Error protection code)，以提高輸出訊號TDC之精確度。假設時間至數位轉換解碼器1022之輸入訊號係包含資料訊號〇[〇: 2» -1] 與循環訊號C[o:(m-i)]，其中資料訊號D[o:r-i]係包含個位元’ afl说C [0:(m-l)]係包含w個位元’且m係為一正整數。在本發明之一實施例中’正整數所之值係為5，因此循環訊號C係包含5 個位元，且資料訊號D係包含32個位元。簡單地説，誤差保護碼 m*一pro，⑽可經由對資料訊號D之最後一位元與循環訊號c之第一位元執行互斥或(Exclusive-or)邏輯運算來實現。因此誤差保護碼 err — ⑽eci可以表示為： 32 200919973 err _protect = X〇R(D[2m -l]sC[〇]) (21) 〇在本發明之一實施例中’時間至數位轉換解碼器1022之輪出訊號 7T)C[0:2(w-1) + 1]包含10個位元’且輸出訊號rDC[〇:2(m〜1) + i]係可表不^為. TDC[Q: 2 · (m -1) +1] = (C[0 : (m -1)] + err _ protect) *2m + output\[〇： (m -1)] ^2) · 請注意’項⑽㈣〖1係代表時間至數位轉換解碼器1〇22之解碼訊费，以表示資料訊號D中所包含之位元〇或位元丨的數量。藉由將誤差保護碼(錄元)加人於魏赠u c，鋪由賴觀號c提高^ 個位元(這侧乘數知，亦即將循環訊號c乘以”或是將循= 號C左·個位元)，可以將時間至數位轉換解碼器職之輪^ 號TDC的精確度大幅提高。 ‘ 呀歹阅弟圖所示之迴路增益校二二、，弟11圖係為實施第8 平万法寻第]圖所示之相位頻率貞測哭4 nFl^°- 力U法益104的簡易示意圖。帛12圖係為第的概略_。第13二流程示意圖。、目之舰式時間絲位觀H校準程序的如第11圖所子器模組搬H系包含多工_神_器和循環式時間至數位轉換器元10213、循環式±杰10211、相位頻率偵測器職2、邏輯單 ^間至數位轉換器軸、及時間至數位轉換 33 200919973 ，準控制器1〇2i5。多工器聰以用來接收第i圖所示之參考訊號REF與回授訊號FB。相位頻率债測器腿2係接收來自多工器削1之二輸出訊號A與B，其情出訊號a與B係對應於^ 訊號卿如授訊細。如_ 1圖之描述，她頻率偵測器聰2亦輪出辭提升峨Up與_降低域加，以提高低第一加法器1〇4之輸出訊號TDC的頻率。邏輯單元聰3传 =喊Up與辦_咖，錄_峨沿或停雜^時啟動物止循環式時間至數位轉換11 10214的 ΓΙ^ΓΓ3亦輸出符號訊號L至時間至數位轉換解碼裔1022。％·間至數位轉換解碼哭 ΤΠΓ ,. 、〇22輸出符號訊號S與預測訊號㈣—實_中’符號訊號3係根據符號訊號L所 f生’亚且_喊TDC』re係包含賴職FB之資訊式時間至數位轉換器1〇214亦中資料⑽n在㈣產生貝料訊號D與循環訊號C，其

貝科减D鱗應於贿式時間域轉鮮随4内部之D 觸發器，且魏峨c _ 縣②刪4内狀D 内部_ “心了愿於物式時間至數位轉換器10214 内梢使狀趣。日_至數轉細輸出訊號TDC產生經過計算的 ^刪係根據、扁移δ亿號Offs，並產生碼變化詈 .本發明-實崎，_至數位轉換里以使用偏移訊號Offs來控制控制詻 5 了號其中之一。态ι〇2η接收參考訊號與回授訊如第12圖所示，循環式模組贈46與資料模誕1〇轉換器聰4係包含循環。相對於時脈模組102146與資料 34 200919973 模組102148 ’循環式_狂數位_4亦可被視為猶環式時間至數位雜nn循麵組順46係包含雙重邊緣偵測器 (D〇Uble-edgedetecto_2141與計數器，例如第12圖所示之心凡遞增計數器(N-bitupcounter)^42。循環模組贈奶產生時間至數位轉換器模組1〇2中的循環訊號c。資料模組蘭耶係包含第一 D觸發器陣列刪43、第二D觸發器陣列腿44、與循環緩衝陣列(Cyclicbuffer array)102145。資料模組1〇2148產生時間至數位轉換器模組102中的資料訊號D。雙重邊緣债測器1〇2ΐ4ι係接收資料模組102148中的觸發訊號历护與恤，以偵測上升邊緣(Rising edge)與下降邊緣(Failingedge)。雙重邊緣偵測器舰⑷ 自資料模組102148接收到觸發訊號丁如域恤。每當觸發訊號 Tng+或Trig-至少之一的上升觸發邊緣或下降觸發邊緣被接收時，會輸出訊號Incr’以使N位元遞增計數器刪a的計數遞增。母當N位το遞增計數n 102U2的計數超過預定數值時，將會啟動 N位元遞增計數器刪42之中開始的新循環，並結束則立元遞增计數器102142之舊循環。N位元遞增計數器腿42之重置接口接收訊號stopb。此時，記表㈣位元遞增計數器腿42之當前循 %之數目會以循環訊號C的形式被輸出。在本發明之一實施例中，循環訊號C中的位元數係為5，循環訊號c表示為c[〇 4]。第- D觸發器陣列刪43、第二〇觸發器陣列刪44、與循環緩衝陣列刪45係共同形成-循環架構。請注意，循環緩衝陣列 102145係包含多個串聯之延遲線緩衝器①咖—buffer)Binv，且多個延遲線緩衝器Birw中第-個延遲線緩衝器的輸入端係與最後 35 200919973 一個延遲線缓衝器的輸出端相互連接。在本發明之一實施例中，多個延遲線緩衝H Binv的數目係為32，亦即如第12圖所示之多個延遲線緩衝益 BinvO、Binvl、Bhiv2、.. ·、Binvl5、Binvl6、、 Bhw29、Binv30、Binv31，且多個延遲線緩衝器Bhw係可使用反向器或適合貫施延遲線抽頭(Delay line tap)之其他邏輯單元來實施。第- D觸發器陣列1()2143係與多個延遲線緩衝器的前半段共同運作，且第二D觸發H _騰44係與多個延遲線緩衝器Birw的後半段共同運作。當多個延遲線緩衝器·的數目係為32個時，第- D觸發器陣列刪43係輸出資料訊號d的前半 16個位元’且第二!）觸發器陣列臟44係輪出資料訊號d的後

半16個位元。第12圖中，資料訊號D的前半16個位元表示為D

[〇叫’資料訊號D的後半16個位元表示為D[i6:3i]。於本發明一實施财，雙重邊緣_器聰41之正輸人端_接於多個延遲線緩衝H中最前延遲線緩衝器之負輸人端，並雛於最後延遲線_器之正輸出端’以接收第—觸發訊號；雙重邊緣偵測器之負輸入端雜接於最前延遲線緩衝器之正輸入端，並相接於最後延遲線緩衝H之負輸出端，以接收第二觸發訊號。請注意，本實 ^例之N位元遞增計數器僅用於說明本發明，而並非限制本發離發明其他實施例中亦可使用其他類型的計數器，亦不脫離本發明所保護的範圍。 36 200919973 迴路增益 “如第1頂所不’歸驟13G2巾’執行偏移校雜序，以用來藉由直接操作夕工益1〇211來指定輸入訊號A與B為參考訊號再者來自時間至數位轉換器校準控制器聰$之偏移訊號 Offs亦被才曰疋為時間至數位轉換解碼器膽之預測訊號 TDC_pre。請注意，預測訊號TDc』re係包含回授訊號則資訊，使得輸出訊號TDC中所包含的預測誤差可以藉由第一加法器辦的運作而事先被補償。此時，輸出訊號tdc之值應為邏輯〇，且此時偏移校準程序係已完成。在’驟1304巾係實知正規化⑽加也恤㈣程序，且正規化程序的實施係藉由保持輸人訊號A與參考訊號聊相同，並將輸入鎖指定歧向參考訊號所減，即填絲狀標示 (Ρ,Μ ’以指示反相參考訊號REFB。此時，上述的分數碼變化里係由時間至數位轉換器校準控制器腦5所產生，並以時間至數位轉換器預測偏移訊號TDC』re_〇ffs的形式來表示，以在迎路增政準程序中實現全數位鎖相迴路丨⑽或的正規化。步驟1306係表不全數位鎖相迴路100或200的正常運作程序。此％•，輸人職A域被保持與參考訊號懸相同，且輪入 «Β係被重新指定為與回授訊號FB相同，以在下一個延遲中測1數位控制振|ϋ和三角積分調變器模組丨丨Q所產生之新輪出 37 200919973 訊號的特性。藉由以全數位鎖相鱗中之頻寬與參考頻率、_至數位轉換裔增贫、數位控制婦器增益、除頻器之除數、及放大器的增益來定義全數位鎖相迴路之比例式路徑增益，放大㈣增益可得到適田的。周正卩使知全數位鎖相迴路中最佳迴路頻寬可得到精禮地調整。藉由達成全數位鎖相迴路的完全數位化，可進一步的以數位方式調整時間至數位轉換器與數位控制振盡器的增益。藉由本發明賴露之全數蝴相迴路、以及其餘關的元件與方法，因為全數_相㈣職狀所有元件補料已被數位化’所以避免了使用先前技術類比鎖相迴路的缺點。除此以外，藉由用於全數位鎖相迴路的上述所揭露之高精確度迴路增益校準方法，所擷取的全數位鎖相迴路之可用頻寬將會因為全通響應的應用而被大幅度增加。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。【圖式簡單說明】第1圖為本發明所揭露之全數位鎖相迴路的示意圖。第2圖為本發明中直接頻率調變之全數位鎖相迴路的示意圖。第3圖為第1圖與第2圖中所圖示之數位控制振盪器在本發明所 38 200919973 揭露之詳細示意圖。第4圖係為先前技術追蹤槽所包含之單元的示意圖。第5圖係為第4圖所示之單元__秦頻率轉換曲線示意圖。第6圖係為第3圖所示之追縱槽所包含之單元的詳細示意圖。第7圖係為第6 _示之單元_之電壓，_疊轉換曲線示意圖0 第8==解釋本㈣在第】_示之全触鎖相迴路的數位迴路頻I校準方法，所佶用夕入余笛〇社田冰㈣使用之王數位鎖相迴路的簡化示意圖。差之簡單示意圖如何補償先前技術類比鎖相迴路之分數相位誤第1=^:施例所揭露於，分調_償模以13之數位她誤匈除模第㈣係為實施第8圖所示之迴路=圖之相位頻耗測器和猶環式時時，弟_示所示之時間至數位轉換解瑪器和位轉純模組與第！圖第12圖係為第n圖所示加去器的簡易示意圖。圖。减時間至數位轉換ϋ的概略示意第13圖係為實施相關於第11圖與第換器校準程序的流程示意圖:、圖之循環式時間至數位轉【主要元件符號說明】 100、200 102 數位鎖相迴路時間至數位轉換器模組 39 200919973 1021 相位頻率偵測器和循環式時間至數位轉換器模組 10211 多工器 10212 相位頻率偵測器 10213 邏輯單元 10214 循環式時間至數位轉換器 102141 雙重邊緣偵測器 102142 N位元遞增計數器 102143 第一 D觸發器陣列 102144 第二D觸發器陣列 102145 循環緩衝陣列 102146 循環模組 102148 資料模組 10215 時間至數位轉換器校準控制器 1022 時間至數位轉換解碼器 1023 時間至數位轉換器狀態機器 104 、 704 第一加法器 105 、 706 第二加法器 1143 第三加法器 106 比例式路徑模組 1061 無限脈衝響應模組 200919973 1062 比例式路徑模組放大器 108 數位低通濾波器 110 數位控制振盪器和三角積分調變器模組 1101 數位控制振盪解碼器 1102 第一三角積分調變器 1121 第二三角積分調變器 702 三角積分調變器 1103 三角積分調變器濾波器 1104 數位控制振盪器 1105 第一除頻器 1122 第二除頻器 112 回授路徑模組 114 三角積分調變器補償模組 1141 第一累加器 202 第二累加器 1142 三角積分調變器補償模組放大器 204 累加器放大器 206 調變放大器 302 晶載低壓差穩壓器 304 電感和電阻核組 41 200919973 3042 負轉導單元 306 製程電壓溫度槽 308 採集槽 310 追蹤槽 400、600 OC* — 平兀 402 反向器 602 第一反向器 652 第二反向器 404 > 604 第一 P型金氧半場效電晶體 408 、 608 第二P型金氧半場效電晶體 654 第三P型金氧半場效電晶體 42

Claims

200919973 十、申請專利範圍： 1. -種誤差補償方法，驗—全數位鎖包含： ^路，該誤差補償方法決定一補償誤差，·及加入該補償誤差，以補償該全數位鎖相迴路中一上 T之一 δ吳差。 2.如請求項1所述之誤差補償方法，其中決定兮南广含·· 決定一量化誤差；誤差係包位鎖相趣路中決定-碼變化#’該碼變化量_應於該全數時間至數位轉換器之一增益。差更包如請求項2所叙誤差爾方法，射枝該補償誤含· 根據该量化誤差、該碼變化量、誤差相關之一分數、Γ 數、與該量化或上述條件之組合，決賴補償誤差。 4. ㈣求項2 _之誤差補償妓，射加補娜誤差 _全數位鎖相迴路尹之該誤差係包含：補將：=Γ包含該時間至數位轉換器之-時間至數之該誤差。、且之輪出峨，以補償該全數位鎖相姆路中 43 200919973 5. 如請求項3所述之誤差補償方法，另包含：使用包含該除頻器之一回授路徑模組，以產生該除數；及使用包含一數位低通濾波器之一數位巨集模組，以產生該碼變化量。 6. 如請求項3所述之誤差補償方法，其中根據該量化誤差、該碼變化量、該除頻器之該除數、與該量化誤差相關之該分數、或上述條件之組合，決定該補償誤差係包含：根據下式決定該補償誤差： 2' N ecTDc[k] = ^QeAl[n]'lMTF) 5 其中&係指該補償誤差；kW係指該量化誤差；Μ係指該碼變化量；Μ係指該除頻器之該除數；且F係指與該量化誤差相關之該分數。 7. —種誤差補償方法，用於全數位鎖相迴路’該誤差補償方法包含：決定一量化誤差；決定一時間至數位轉換器之一增益；決定一數位控制振盪器之一週期；根據該量化誤差、該時間至數位轉換器之該增益、該數位控制振盪器之該週期、或上述條件之組合，決定一補償誤差；及當補償該全數位鎖相迴路中之一誤差時’使用該補償誤差與一 44 200919973 輸出訊號的和，其令該輪出訊號係為包含該時間至數換器之-時間絲位轉換器模組之輸出訊號。轉 &如請求項7所述之誤差補償方法，其中根據該量化誤差、抑間至數位轉換ϋ之該增益、該數位控舰如之_期= 述條件之組合’決定該補償誤差係包含： — 根據下式決定該補償誤差： W⑷名δςΜ為， «=〇 1UL， /、中W祕指該補償誤差；係指該量化誤差；、係 j數位控制振盈器之該週期；就係指該時間至數位曰器之該增益。兴 9.誤差補償方法’其中決定糊至數位轉換根據下式決定該時間至數位轉換器之該增益： ;Tref TDC = 2^J_ 1 IFref Η, 其2係指糊至數位轉換器之該增益；耐係指該時間位轉換益核組所接收之一參考訊號的一參考週期. =指該參考職之-參考解；且_對應於該參考週功7>e/之半週期之一碼變化量。 ΐθ·如請求項7所述之誤差補償找，其巾蚊魏健制錄器 45 200919973 之該週期係包含：根據下式決定該數位控制振盪器之該週期： τ -_1 ____ 腳 Fre/.(M + F)，其中。係指魏健制滅II之該職；_ ▲ 數位轉換器模組所接收之—參考訊號的一表考^時間至指該除頻器所使用之-除數；且厂係指與m則系之一分數。垔化柒差相關 11. 如請求項7所述之誤差補償方法，器之該增益係包含：其中決定該時間至數位轉換根據下式決定該時間至數位轉換器之該增益： \Tref TDC = ^~~- = , N\ 2Fref · Ν' 其中—係指該時間至數位轉換器之該增益κ係指該時間至數位轉換器模組所接收之一參考訊號的一參考週期，· ~係指該參考峨之—參考頻率丨且",係指對應於該參考週期7>e/之半週期之一碼變化量，其中決定該數位控制振盪||之該週期係包含：根據下式蚊雜健繼in之該週期： ^FImTF), 八中係扣该數位控制振盪器之該週期；从係指一除頻器所使用之一除數；且尸係指與該量化誤差相關之一分數。 46 200919973 辽如請求項u所述之誤差補償方法，其中根據該量化誤差、該夺門至數位轉換裔之該增益、該數位控制振盪器之該週期、或上述條件之組合，決定該補償誤差係包含·· 根據下式決定該補償誤差：和〇 {M λ-F) 其中ecw#]係指該補償誤差；係為該量化誤差。 13.—種數位相位誤差消除模組，用來補償全數位鎖相迴路之誤差’該數位相位誤差消除模組包含： —三角積分調變器；第加/去器’ έ玄第一加法器之一正輸入端係、輕接於該三角積分調變器之-輸入端，且該第-加法器之一負輸入端係耗接於該三角積分調變器之一輸出端；第一加法裔，該苐一加法器之一正輸入端係轉接於該第一加法器之一輸出端；及 -第-D觸發器，該第-D觸發器之—輸人端係耦接於該第二加法器之一輸出端，且該第一 D觸發器之一輸出端係耦接於該第二加法器之一負輸入端， ' 其中該數位相位誤差消除模組係設置於該全數位鎖相迴路内。 14,如請求項13所述之數位相位消除模組，另包含： —乘法器’該乘法器之一第一輸入端係耦接於該第一 U觸發 47 200919973 器之一輸出端；一除法器；一第二D觸發器，該第二D觸發器之一輸入端係耦接於該除法器之一輸出々而，且该第一 D觸發器之一輸出端係耦接於該乘法器之一第二輸入端；及一D觸發器和截斷模組，該D觸發器和截斷模組之一輸入端係耦接於該乘法器之一輸出端。 15.如請求項13所述之數位相位誤差消除模組，其中由該三角積分調變器、該第一加法器、該第二加法器、及該第一D觸發态產生一量化誤差，且該量化誤差係於該第一D觸發器之該輸出端所輸出。如請求項14所述之數位相位誤差消除模組，其中該除法器與該第二〇觸發器二者產生—項，該項係代表由該全數位鎖相匕路之數位控制振盈②之—週期除以該全數位鎖相迴路之一時間至數位轉換器之一增益的商。以如請求項W所述之數位相位誤差消除模組，其中代表由該全數位鎖相迴路之該數健制振魅之該週#膽_全數位鎖相迴 =之該時間至數位轉換器之該增益的商之該項係被轉換為^ ’其h係指對應於該全數位鎖相迴路之一時間至數位轉換器模組_ ι^之—參考週期的半週期之一碼變化量，且 48 200919973 該時間至數位轉換器模組係包含該時間至數位轉換哭.少 =所使用之一除數l係指與一量化誤差二數，其中該量化誤差係由該第-D觸發器之該輪㈣所輪^ 18.如請求項14所述之數位相位誤差消除模組，其中由該三角積分調變器、該第一加法器、該第該第-D觸發產生-量化誤差，且該量化誤與 ϋ觸發器之該輸出端所輸出，、唸第— 其令該除法器與該第二〇觸發器二者產生—項，由該全數位鎖相迴路之—數健趣絲之—週期除以表 ==位鎖相迴路所包含之一時間至數位轉換器之1 =請求項18所述之數位相位誤差消除模、组數位鎖相迴路之該數位控制撼器之除以=该王其巾μ挪應贿缝_相迴路為 r，時間至數位轉換器之該增益的商之該項之一時間至數 =:=一參考週期的半週期之-碼變化量，且該除頻器所使k =係包含細鋼錢位轉換^係指數，除數；且⑽倾麵化縣相關之-分其=r嶋—爾觸由下 49 200919973 eCTDC 其中 i-i {M + F) CTDC _指該補償誤差係指該量化誤差 2〇.如請_3 _讀蝴_ 調變器係以一多陶W , 、，〜中。亥一角積刀夕Μ又雜訊整形調變器所實施。該全數位鎖相迴路係包 21. -種全數位鎖相迴路，财誤差補償，含一數位巨集模組：該數位巨集模組，包含一三角積分調變器補償模组：该二角積分調變器補償模組，包含—數位相位誤差組： Λ 一友相位决差消除模組，包含一三角積分調變器、」力口去器、-第二加法器及一第一 D觸發器： Λ第^口法器之-正輸入端係耗接於該三角積分凋，之一輸入端，且該第一加法器之一負輸 ^係輕接於該三角積分調變器之一輸出端； /。。加法器之一正輸入端係耦接於該第一加法器之·〜輸出端；及 s第D觸發H之—輸人端係㉟接於該第二加法器〆匕〜輪出端，且該第一;D觸發器之一輸出端係麵接於該第二加法器之一負輸入端。 22. 如請求項21所述之人王數位鎖相迴路，其中該數位相位誤差消 50 200919973 除权組另包含：一_器’該乘法器之—第-輸人端_接於該第一益之—輸出端；一除法器；一第一 D觸發器，該第__ 〇法_接於該除該乘对:：第二D觸發器之一輸出端係趣於茨末法為之―第二輸入端；及一發器和截斷模組’該d觸發器和截斷模組之—輸係耗接於該乘法器之—輸出端。绞 23. 如請求項22所叙絲_相迴路，其中由該三角積分調變器 ,.. _ η 抑—加綠、該第二加法器、及 °彳第D觸發器產生—量化誤# θ 一里化涣差，且该罝化誤差係於該第 D觸發器之該輸出端所輸出，八與該第二D觸發器二者產生—項，該項係代表 /亥全數位鎖相迴路之—數位控制振魅之—週期除以该錄位_迴路之—時間絲_難之—增益的商。 24.如請求項23所述之全録鎖相迴路，其中代表㈣全數位_迴路之概位控制録ϋ之該週期除以該全數_她路之該_缝轉鮮之該增益的商之該獅被觀為^^，財㈣摘應於該全數位鎖相迴路之-時間至數位轉換器模組所接收之一參考 51 模組之一下 200919973 半週期之—碼變化量，且該時間至數位轉換器 :3:時間至數位轉換器、係指該除頻器所使用除數，且，指触量化縣_之一分數， Ί Λ數灿赖差消賴組職生丨之該讎誤差係由式所表示： ec7-Dc[^] = 2eAI;[«], «=〇 (Μ + /Γ) 其中ecrDc [々]係指該補債誤差〜[«]係指該量化誤差。 25. U項21所述之全數位鎖她路，射該三角積分係以一多階段雜訊整形⑷調變器所實施。、調變器 26. 如π求項23所述之全數位鎖相迴路，另包含·· -數位迴職、波H，職位迴路舰器包含—比例式路徑模 «亥比例式路彳域組伽來追縱與來自包含該時間至數位轉換器之一時間至數位轉換器模組之一輸出訊號相關之一相位變化；及一數位控制滅賴組，包含該數健制縫器，並且該數位控制振金器模組用來追縱來自該數位迴路遽波器中之一整數訊號， ° 其中糾間至數位轉換器模組係接收來自該數位控制振盪器模、、且之輸出訊號之一回授訊號，且該時間至數位轉換器模組另包含一相位頻率憤測器及一邏輯單元： 52 200919973 該相位頻率伯測器，用來接收對應於一參考訊號或該回授虎之一輪入訊號，並用來輸出一頻率提升訊號與一頻率降低訊號；及該邏輯單7L ’用來接收該頻率提升訊號與該頻率降低訊號，並用來發出一啟動訊號或一停止訊號，其中該時間錢位㈣來接傾啟動訊號或該停止訊號，翔來產生-循環峨與-資料訊號。 27.如請求項26所叙全數位鎖她路，另包含： -時間至數位轉換解碼器，絲接收該循環訊號與該資料訊號，並用來產生一預測訊號；及 -加法器’时㈣該咖域轉換解所㈣之該預測訊號與-時間錄位轉換校準控制器所輸出之一偏移訊號來產生-輸出訊號，並將簡出訊號輸人該數位迴路波器， " 其中該解齡峨_來提高該加紋找輸出訊號的頻率，該頻率降低訊號係用來降低該加法器之該輸出訊號的頻率’該啟動訊號係用來啟動該時間至數位轉換器，且該停止訊號制來停止辦間域轉換^，人其中該資料訊號係來自於該時間至數位轉換解碼器，對該資料訊號之-第-預定位元與該循環訊號之一第二預定位 /元實施一互斥或邏輯運算，以產生—誤差保護石馬’·且养由將該誤差保護碼加入於該循環訊號並將該循環訊號轉一 53 200919973 預定數目之位元數，該循環訊號中的誤差係被修正。十一、圖式： 54