JP2014003365A - Ｐｌｌ回路及び通信装置 - Google Patents

Abstract

【課題】ＰＬＬ回路に組み込まれる電源雑音キャンセラのキャリブレーション時間を短縮する。
【解決手段】実施形態によれば、ＰＬＬ回路１００は、印加部１６０と、相関器１７０と、積分器１８０と、電源雑音キャンセラ１９０とを含む。印加部１６０は、制御発振器１３０に供給される電源電圧にＰＬＬのループ帯域よりも高い周波数を持つテスト信号１２を印加する。相関器１７０は、周波数誤差信号をモニタ信号１３として取り出し、テスト信号１２及びモニタ信号１３の相関値を算出することによって、相関信号を生成する。積分器１８０は、相関信号を積分することによって、積分信号を生成する。電源雑音キャンセラ１９０は、テスト信号が印加された電源電圧に積分信号に応じたキャンセル利得を与えることによって制御信号を生成する。
【選択図】図１

Description

実施形態は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）に関する。

ＰＬＬ回路は、制御発振器が発生する発振信号（または１／Ｎ倍に分周された発振信号）の周波数及び位相が基準信号の周波数及び位相に一致するように当該制御発振器をフィードバック制御する。ここで、Ｎは、基準信号に対する所望信号の周波数比率を表す。Ｎは整数であってもよいし、整数部及び小数部を含む実数であってもよい。ＰＬＬ回路に備えられる制御発振器として、例えばリング発振器が用いられる。リング発振器は、電源電圧に対して高い感度を持つ。故に、リング発振器を備えるＰＬＬ回路の位相雑音特性は、電源電圧に印加される電源雑音によって劣化し易い。

リング発振器の電源に対してＬＤＯ（Ｌｏｗ Ｄｒｏｐ Ｏｕｔ）レギュレータを組み合わせることによって、ＰＬＬ回路の電源雑音耐性を向上させることが可能である。しかしながら、ＬＤＯレギュレータを利用するためには、当該ＬＤＯレギュレータによる消費電力と高周波雑音とを抑制するためのキャパシタが必要となるという問題がある。

電源雑音キャンセラを利用することによっても、ＰＬＬの電源雑音耐性を向上させることが可能である。電源雑音キャンセラは、アナログ回路を用いて形成されるので、パラメータのばらつきをキャリブレーションによって補償することが好ましい。具体的には、ＰＬＬが収束してから電源雑音キャンセラを含む電源雑音キャンセルループが動作する。電源雑音キャンセルループが収束することで電源雑音キャンセラのキャリブレーションは完了する。キャリブレーションを通じて、電源雑音キャンセラを形成するアナログ回路のパラメータのばらつきが適切に補償され、当該電源雑音キャンセラは高精度に機能する。故に、発振信号の周波数は電源雑音に対してロバストになる。反面、キャリブレーション時間は、ＰＬＬ回路の起動に関する遅延となる。

Ａｍｒ． Ｅｌｓｈａｚｌｙ ｅｔ ａｌ， "Ａ ０．４−３ＧＨｚ Ｄｉｇｉｔａｌ ＰＬＬ ｗｉｔｈ Ｓｕｐｐｌｙ−Ｎｏｉｓｅ Ｃａｎｃｅｌｌａｔｉｏｎ Ｕｓｉｎｇ Ｄｅｔｅｒｍｉｎｉｓｔｉｃ Ｂａｃｋｇｒｏｕｎｄ Ｃａｌｉｂｒａｔｉｏｎ，" ｉｎ ＩＳＳＣＣ Ｄｉｇ． Ｔｅｃｈ． ｐａｐｅｒｓ， ｐｐ． ９２−９３， Ｆｅｂ． ２０１１．

実施形態は、ＰＬＬ回路に組み込まれる電源雑音キャンセラのキャリブレーション時間を短縮することを目的とする。

実施形態によれば、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路は、制御発振器と、周波数比較部と、ループ利得制御部と、発生部と、印加部と、相関器と、積分器と、電源雑音キャンセラとを含む。制御発振器は、少なくとも第１の制御端子及び第２の制御端子を備え、第１の制御端子及び第２の制御端子を介して入力する第１の制御信号及び第２の制御信号に応じた周波数を持つ発振信号を発生する。周波数比較部は、基準信号及び発振信号を比較することによって、所望値に対する発振信号の周波数の周波数誤差を示す周波数誤差信号を得る。ループ利得調整部は、周波数誤差信号の利得を調整することによって、第１の制御信号を得る。発生部は、制御発振器、周波数比較部及びループ利得調整部が形成するＰＬＬが収束してから、ＰＬＬのループ帯域よりも高い周波数を持つテスト信号を発生する。印加部は、制御発振器に供給される電源電圧にテスト信号を印加する。相関器は、周波数誤差信号をモニタ信号として取り出し、テスト信号及びモニタ信号の相関値を算出することによって、相関信号を生成する。積分器は、相関信号を積分することによって、積分信号を生成する。電源雑音キャンセラは、テスト信号が印加された電源電圧に積分信号に応じたキャンセル利得を与えることによって第２の制御信号を生成する。

第１の実施形態に係るＰＬＬ回路を例示する図。 テスト信号及びモニタ信号の説明図。 テスト信号及びモニタ信号の説明図。 比較例におけるテスト信号の周波数の説明図。 第１の実施形態におけるテスト信号の周波数の説明図。 比較例におけるテスト信号に含まれる高調波成分の説明図。 第１の実施形態におけるテスト信号に含まれる高調波成分の説明図。 第２の実施形態に係るＰＬＬ回路を例示する図。 第３の実施形態に係るＰＬＬ回路を例示する図。 図７のＳＨ型ＴＤＣを例示する図。 図８のＳＨ型ＴＤＣの動作の説明図。 第５の実施形態に係る通信装置を例示する図。 第４の実施形態に係るＰＬＬ回路を例示する図。 キャンセル利得が発散する場合のテスト信号、電源雑音及びモニタ信号を例示する図。 図１２においてテスト信号の位相をシフトさせた場合のモニタ信号を例示する図。

以下、図面を参照しながら実施形態の説明が述べられる。尚、以降、説明済みの要素と同一または類似の要素には同一または類似の符号が付され、重複する説明は基本的に省略される。

（第１の実施形態）
図１に例示されるように、第１の実施形態に係るＰＬＬ回路１００は、周波数比較部１１０と、ループ利得調整部１２０と、制御発振器１３０と、電源１４０と、テスト信号発生部１５０と、テスト信号印加部１６０と、相関器１７０と、積分器１８０と、電源雑音キャンセラ１９０とを備える。

周波数比較部１１０、ループ利得調整部１２０及び制御発振器１３０はＰＬＬを形成する。ＰＬＬ動作によって、制御発振器１３０が発生する発振信号１１の周波数が所望値（基準信号１０の周波数に所望比率を乗じた値）に一致する。

周波数比較部１１０は、制御発振器１３０から発振信号１１を入力し、図示されない基準信号発生部から基準信号１０を入力する。周波数比較部１１０は、基準信号１０及び発振信号１１（または１／Ｎ倍に分周された発振信号１１）を比較することによって、所望値に対する発振信号１１の周波数誤差を示す周波数誤差信号を得る。ここで、Ｎは上記所望比率を表す。Ｎは整数であってもよいし、整数部及び小数部を含む実数であってもよい。ＰＬＬ回路１００がロックしている（即ち、ＰＬＬが収束している）ならば、発振信号１１の周波数は基準信号１０の周波数をＮ倍したものに一致する。周波数比較部１１０は、周波数誤差信号をループ利得調整部１２０へと出力する。また、周波数比較部１１０は、後述されるように周波数誤差信号をモニタ信号１３として相関器１７０へと出力する。

周波数比較部１１０は、アナログ回路を用いて形成されてもよい。例えば、周波数比較部１１０は、発振信号１１をＮ分周するための分周器と、基準信号１０と分周された発振信号１１との間の周波数誤差を検出するための位相周波数検出器（ＰＦＤ；Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）とを用いて形成されてもよい。

或いは、周波数比較部１１０は、デジタル回路を用いて形成されてもよい。例えば、周波数比較部１１０は、時間−デジタル変換器（ＴＤＣ；Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）（位相−デジタル変換器と呼ばれてもよい）と、カウンタと、デジタル微分器と、デジタル減算器とを用いて形成されてもよい。

ループ利得調整部１２０は、周波数比較部１１０から周波数誤差信号を入力する。ループ利得調整部１２０は、周波数誤差信号の利得を調整することによって、第１の制御信号を生成する。ループ利得調整部１２０は、第１の制御信号を後述される制御発振器１３０の第１の制御端子へと出力する。

ループ利得調整部１２０は、アナログ回路を用いて形成されてもよい。例えば、ループ利得調整部１２０は、チャージポンプ及びループフィルタを用いて形成されてもよい。或いは、ループ利得調整部１２０は、デジタル回路を用いて形成されてもよい。例えば、ループ利得調整部１２０は、ビットシフト回路と、デジタル積分器と、デジタルフィルタとを用いて形成されてもよい。

制御発振器１３０は、後述されるテスト信号印加部１６０を介して電源１４０に接続される。制御発振器１３０は、第１の制御端子及び第２の制御端子を含む少なくとも２つの制御端子を備える。制御発振器１３０は、第１の制御端子を介してループ利得調整部１２０からの第１の制御信号を入力する。制御発振器１３０は、第２の制御端子を介して後述される電源雑音キャンセラ１９０からの第２の制御信号を入力する。

制御発振器１３０は、各制御端子における入力信号の信号値に応じた周波数を持つ発振信号１１を発生する。例えば、制御発振器１３０が電圧制御発振器（ＶＣＯ；Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）であるならば、発振信号１１は制御発振器１３０が備える各制御端子を介した入力信号の電圧に応じた周波数を持つ。制御発振器１３０は、例えばリング発振器であるがこれに限られない。制御発振器１３０は、出力端子を介して発振信号１１を周波数比較部１１０へと出力する。発振信号１１の周波数は、前述の周波数誤差が小さくなるようにフィードバック制御される。更に、制御発振器１３０は、出力端子を介して発振信号１１をＰＬＬ回路１００の外部へと出力する。

電源１４０は、テスト信号印加部１６０を介して制御発振器１３０に電源電圧を供給する。尚、ＰＬＬが収束するまでの間は後述されるテスト信号発生部１５０は動作しないので、テスト信号印加部１６０は無視できる。

ＰＬＬが収束してから、電源雑音キャンセルループが動作する。具体的には、ＰＬＬが収束してから、テスト信号発生部１５０と、テスト信号印加部１６０と、相関器１７０と、積分器１８０と、電源雑音キャンセラ１９０とが動作する。電源雑音キャンセルループが収束することで電源雑音キャンセラ１９０のキャリブレーションが完了する。

テスト信号発生部１５０は、テスト信号１２を発生する。テスト信号発生部１５０は、テスト信号１２をテスト信号印加部１６０及び相関器１７０へと出力する。テスト信号１２は、方形波、三角波または正弦波など任意の波形を持つように生成されてよい。一般に、正弦波に比べて三角波または方形波は容易に生成することができる。即ち、テスト信号１２が正弦波である場合に比べてテスト信号１２が方形波または三角波である場合の方が、テスト信号発生部１５０を簡易に実装することができる。

テスト信号印加部１６０は、テスト信号発生部１５０からテスト信号１２を入力する。テスト信号印加部１６０は、電源１４０から制御発振器１３０に供給される電源電圧にテスト信号１２を印加する。この結果、発振信号１１の周波数は、テスト信号１２の周波数に応じて周期的に変動する。

相関器１７０は、周波数比較部１１０から周波数誤差信号をモニタ信号１３として入力し、テスト信号発生部１５０からテスト信号１２を入力する。モニタ信号１３は、図２に示されるように、テスト信号１２の周波数に応じて周期的に変動するが、キャリブレーションが進行するにつれてその変動は収束する。更に、モニタ信号１３は、テスト信号１２の他に電源雑音が重畳されることによっても変動する。相関器１７０は、テスト信号１２及びモニタ信号１３の相関値を算出することによって、当該相関値を示す相関信号を得る。相関器１７０は、相関信号を積分器１８０へと出力する。相関器１７０は、例えばテスト信号１２及びモニタ信号１３の積を算出する乗算器であってよい。

例えば、テスト信号１２及びモニタ信号１３の積が相関値として用いられるならば、図３に示されるように、モニタ信号１３のうちテスト信号１２と同一の周波数成分は相関信号の直流成分へと変換される。尚、モニタ信号１３は、電源雑音の影響により、テスト信号１２とは異なる周波数成分も含む。しかしながら、係る周波数成分は相関信号の直流成分以外の周波数成分（詳細には、テスト信号１２との間の差の周波数成分）へと変換される。

積分器１８０は、相関器１７０から相関信号を入力する。積分器１８０は、相関信号を積分することによって、相関信号の積分値を示す積分信号を得る。積分器１８０は、積分信号を電源雑音キャンセラ１９０へと出力する。積分器１８０は、図３に例示されるように、直流成分以外を抑圧する。従って、電源雑音のうちテスト信号１２とは異なる周波数成分は基本的に無視できる。相関信号の直流成分は、キャリブレーションが進行するにつれて零に近づく。相関信号の直流成分が零であるということは、モニタ信号１３の振幅が零であることを意味する。即ち、発振信号１１の周波数がテスト信号１２及び電源雑音による電源電圧の変動に関わらず安定化され、電源雑音キャンセルループが収束していることを意味する。

電源雑音キャンセラ１９０は、テスト信号印加部１６０によってテスト信号１２が印加された電源電圧を入力する。電源雑音キャンセラ１９０は、テスト信号１２が印加された電源電圧にキャンセル利得を与えることによって、第２の制御信号を得る。キャンセル利得は、積分器１８０からの積分信号によって制御される。電源雑音キャンセラ１９０は、第２の制御信号を制御発振器１３０の第２の制御端子へと出力する。

前述のように、電源雑音キャンセラ１９０のキャリブレーションは、相関器１７０がテスト信号１２及びモニタ信号１３を例えば乗算することによって相関信号を生成し、積分器１８０が相関信号の直流成分を積分することで達成される。ここで、積分器１８０に設定可能な帯域は、テスト信号１２の周波数によって制限される。故に、電源雑音キャンセラ１９０のキャリブレーション時間（電源雑音キャンセルループの収束時間）は、テスト信号１２の周波数に大きく依存する。テスト信号１２の周波数を高くすれば積分器１８０に設定可能な帯域が広くなるので、キャリブレーション時間を短縮化することができる。

しかしながら、テスト信号１２に設定可能な周波数は、モニタ信号１３の周波数特性によって制限される。例えば、ループ利得調整部１２０からの出力信号が比較用モニタ信号として取り出されると仮定する。ここで、テスト信号印加部１６０が入力したテスト信号１２が、電源雑音キャンセラ１９０、制御発振器１３０及び周波数比較部１１０を介してループ利得調整部１２０から比較用モニタ信号として取り出されるまでの伝達関数は低域通過型フィルタに相当する。尚、この伝達関数のカットオフ周波数はＰＬＬのループ帯域と概ね等しい。仮に、テスト信号１２の周波数をＰＬＬのループ帯域よりも高くすると、比較用モニタ信号は伝達関数に従って抑圧されるので相関信号が適切に生成されない。従って、図４Ａに例示されるように、テスト信号１２の周波数をループ帯域よりも低くする必要があるから、キャリブレーション時間を短縮化することは困難である。

他方、テスト信号印加部１６０が入力したテスト信号１２が、電源雑音キャンセラ１９０及び制御発振器１３０を介して周波数比較部１１０からモニタ信号１３として取り出されるまでの伝達関数は高域通過型フィルタに相当する。尚、この伝達関数のカットオフ周波数はＰＬＬのループ帯域と概ね等しい。この伝達関数によれば、ループ帯域よりも高域側が通過帯域となるので、図４Ｂに例示されるようにテスト信号の周波数をループ帯域よりも高くすることができる。即ち、キャリブレーション時間を短縮化することができる。

更に、ＰＬＬ回路１００の位相雑音特性の観点からもテスト信号１２の周波数を高くすることが好ましい。テスト信号１２が矩形波または三角波である場合には、テスト信号１２は基本周波数成分に加えて複数の高調波成分を持つ。これら複数の高調波成分がＰＬＬのループ帯域付近に現れると、ＰＬＬ回路１００の位相雑音特性は劣化する。

テスト信号印加部１６０が入力したテスト信号１２が、電源雑音キャンセラ１９０を介して制御発振器１３０から発振信号１１として取り出されるまでの伝達関数は帯域通過型フィルタに相当する。尚、この伝達関数の下側カットオフ周波数、上側カットオフ周波数及び中心周波数はＰＬＬのループ帯域と概ね等しい。

テスト信号１２の周波数をループ帯域よりも低くすると、図５Ａに示されるようにテスト信号１２の高調波成分が伝達関数のピーク付近（即ち、ループ帯域付近）に現れ易くなる。即ち、ＰＬＬ回路１００の位相雑音特性が劣化し易い。他方、テスト信号１２の周波数をループ帯域よりも高くすると、図５Ｂに示されるようにテスト信号１２の高調波成分が伝達関数のピーク付近に現れず、かつ、高調波成分は伝達関数に従って抑圧される。即ち、ＰＬＬ回路１００の位相雑音特性の劣化が抑制される。

以上説明したように、第１の実施形態に係るＰＬＬ回路は、周波数誤差信号をモニタ信号として取り出す。故に、このＰＬＬ回路によれば、高周波のテスト信号が利用可能となる。即ち、このＰＬＬ回路によれば、電源雑音キャンセルループ内の積分器に広い帯域を設定し、電源雑音キャンセラのキャリブレーション時間を短縮することができる。また、このＰＬＬ回路によれば、テスト信号に高調波成分が含まれる場合であっても、当該高調波成分による位相雑音特性の劣化が抑制される。

（第２の実施形態）
図６に例示されるように、第２の実施形態に係るＰＬＬ回路２００は、ＴＤＣ２１１と、デジタル微分器２１２と、デジタル減算器２１３と、デジタル積分器２２１と、利得調整部２２２及び２２３と、デジタル積分器２２４と、デジタル加算器２２５と、制御発振器２３０と、電源２４０と、テスト信号発生部２５０と、デジタルアナログ変換器（ＤＡＣ；Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）２６１と、テスト信号印加部２６２と、デジタル相関器２７０と、デジタル積分器２８０と、電源雑音キャンセラ２９０とを備える。

ＴＤＣ２１１、デジタル微分器２１２、デジタル減算器２１３、デジタル積分器２２１、利得調整部２２２及び２２３、デジタル積分器２２４、デジタル加算器２２５及び制御発振器２３０は、ＰＬＬを形成する。ＰＬＬ動作によって、制御発振器２３０が発生する発振信号２１の周波数が所望値（基準信号２０の周波数に所望比率（＝Ｎ）を乗じた値）に一致する。尚、本実施形態において上記所望比率はＦＣＷ（Ｆｒｅｑｕｅｎｃｙ Ｃｏｍｍａｎｄ Ｗｏｒｄ）とも呼ばれる周波数設定コードによって指定される。ＰＬＬ回路２００がロックしている（即ち、ＰＬＬが収束している）ならば、発振信号２１の周波数は基準信号２０の周波数をＮ倍したものに一致する。

ＴＤＣ２１１は、制御発振器２３０から発振信号２１を入力し、クロック端子を介して図示されない基準信号発生部からの基準信号２０を入力する。ＴＤＣ２１１は、基準信号２０の立ち上がりエッジまたは立ち下がりエッジに応じて、発振信号２１の位相を検出する。ＴＤＣ２１１は、位相を示す位相信号をデジタル微分器２１２へと出力する。

デジタル微分器２１２は、ＴＤＣ２１１から位相信号を入力する。デジタル微分器２１２は、位相信号を微分することによって、発振信号２１の周波数を示す周波数信号を得る。デジタル微分器２１２は、周波数信号をデジタル減算器２１３へと出力する。

デジタル減算器２１３は、周波数設定コードを入力し、デジタル微分器２１２から周波数信号を入力する。デジタル減算器２１３は、周波数設定コード及び周波数信号の差分を計算することによって、発振信号２１の周波数誤差を示すデジタルの周波数誤差信号を得る。デジタル減算器２１３は、周波数誤差信号をデジタル積分器２２１へと出力する。また、デジタル減算器２１３は、後述されるように周波数誤差信号をモニタ信号２３としてデジタル相関器２７０へと出力する。

デジタル積分器２２１は、デジタル減算器２１３から周波数誤差信号を入力する。デジタル積分器２２１は、周波数誤差信号を積分することによって、発振信号２１の位相誤差を示す位相誤差信号を得る。デジタル積分器２２１は、位相誤差信号を利得調整部２２２及び２２３へと出力する。ここで、利得調整部２２２はいわゆる比例パスを形成し、利得調整部２２３及び後述されるデジタル積分器２２４はいわゆる積分パスを形成する。

利得調整部２２２は、デジタル積分器２２１から位相誤差信号を入力する。利得調整部２２２は、位相誤差信号に第１の調整用利得（＝α）を与えることによって、第１の調整用信号を得る。利得調整部２２２は、第１の調整用信号をデジタル加算器２２５へと出力する。

利得調整部２２３は、デジタル積分器２２１から位相誤差信号を入力する。利得調整部２２３は、位相誤差信号に第２の調整用利得（＝ρ）を与えることによって、第２の調整用信号を得る。利得調整部２２２は、第２の調整用信号をデジタル積分器２２４へと出力する。

デジタル積分器２２４は、利得調整部２２３から第２の調整用信号を入力する。デジタル積分器２２４は、第２の調整用信号を積分することによって、第３の調整用信号を得る。デジタル積分器２２４は、第３の調整用信号をデジタル加算器２２５へと出力する。

デジタル加算器２２５は、利得調整部２２２から第１の調整用信号を入力し、デジタル積分器２２４から第３の調整用信号を入力する。デジタル加算器２２５は、第１の調整用信号及び第３の調整用信号を加算することによって、第１の制御信号を得る。デジタル加算器２２５は、第１の制御信号を後述される制御発振器２３０の第１の制御端子へと出力する。

制御発振器２３０は、後述されるテスト信号印加部２６２を介して電源２４０に接続される。制御発振器２３０は、第１の制御端子及び第２の制御端子を含む少なくとも２つの制御端子を備える。制御発振器２３０は、第１の制御端子を介してデジタル加算器２２５からの第１の制御信号を入力する。制御発振器２３０は、第２の制御端子を介して後述される電源雑音キャンセラ２９０からの第２の制御信号を入力する。

制御発振器２３０は、各制御端子における入力信号の信号値に応じた周波数を持つ発振信号２１を発生する。例えば、制御発振器２３０がＶＣＯであるならば、発振信号２１は制御発振器２３０が備える各制御端子における入力信号の電圧に応じた周波数を持つ。制御発振器２３０は、例えばリング発振器であるがこれに限られない。制御発振器２３０は、出力端子を介して発振信号２１をＴＤＣ２１１へと出力する。発振信号２１の周波数は、前述の周波数誤差が小さくなるようにフィードバック制御される。更に、制御発振器２３０は、出力端子を介して発振信号２１をＰＬＬ回路２００の外部へと出力する。

電源２４０は、テスト信号印加部２６２を介して制御発振器２３０に電源電圧を供給する。尚、ＰＬＬが収束するまでの間は後述されるテスト信号発生部２５０は動作しないので、テスト信号印加部２６２は無視できる。

ＰＬＬが収束してから、電源雑音キャンセルループが動作する。具体的には、ＰＬＬが収束してから、テスト信号発生部２５０と、ＤＡＣ２６１と、テスト信号印加部２６２と、デジタル相関器２７０と、デジタル積分器２８０と、電源雑音キャンセラ２９０とが動作する。電源雑音キャンセルループが収束することで電源雑音キャンセラ２９０のキャリブレーションは完了する。

テスト信号発生部２５０は、デジタル回路を用いて形成される。テスト信号発生部２５０は、デジタルのテスト信号２２を発生する。テスト信号発生部２５０は、テスト信号２２をＤＡＣ２６１及びデジタル相関器２７０へと出力する。テスト信号２２は、テスト信号１２と同様に、ループ帯域よりも高い周波数を持ち、方形波、三角波または正弦波など任意の波形を持つように生成されてよい。

ＤＡＣ２６１は、テスト信号発生部２５０からデジタルのテスト信号２２を入力する。ＤＡＣ２６１は、テスト信号２２を電源電圧に印加するために、アナログのテスト信号に変換する。ＤＡＣ２６１は、アナログのテスト信号をテスト信号印加部２６２へと出力する。

テスト信号印加部２６２は、ＤＡＣ２６１からアナログのテスト信号を入力する。テスト信号印加部２６２は、電源２４０から制御発振器２３０に供給される電源電圧にアナログのテスト信号を印加する。この結果、発振信号２１の周波数は、テスト信号２２の周波数に応じて周期的に変動する。

デジタル相関器２７０は、デジタル回路を用いて形成される。デジタル相関器２７０は、デジタル減算器２１３からデジタルの周波数誤差信号をデジタルのモニタ信号２３として入力し、テスト信号発生部２５０からデジタルのテスト信号２２を入力する。デジタル相関器２７０は、テスト信号２２及びモニタ信号２３の相関値を算出することによって、当該相関値を示すデジタルの相関信号を得る。デジタル相関器２７０は、相関信号をデジタル積分器２８０へと出力する。

デジタル積分器２８０は、デジタル回路を用いて形成される。デジタル積分器２８０は、デジタル相関器２７０からデジタルの相関信号を入力する。デジタル積分器２８０は、相関信号を積分することによって、相関信号の積分値を示すデジタルの積分信号を得る。デジタル積分器２８０は、積分信号を電源雑音キャンセラ２９０へと出力する。デジタル積分器２８０は、直流成分以外を抑圧する。従って、電源雑音のうちテスト信号２２とは異なる周波数成分は基本的に無視できる。相関信号の直流成分は、キャリブレーションが進行するにつれて零に近づく。相関信号の直流成分が零であるということは、モニタ信号２３の振幅が零であることを意味する。即ち、発振信号２１の周波数がテスト信号２２及び電源雑音による電源電圧の変動に関わらず安定化され、電源雑音キャンセルループが収束していることを意味する。

電源雑音キャンセラ２９０は、ＤＡＣ２６１及びテスト信号印加部２６２によってテスト信号２２が印加された電源電圧を入力する。電源雑音キャンセラ２９０は、テスト信号２２が印加された電源電圧にキャンセル利得を与えることによって、第２の制御信号を得る。キャンセル利得は、デジタル積分器２８０からのデジタルの積分信号によって制御される。電源雑音キャンセラ２９０は、第２の制御信号を制御発振器２３０の第２の制御端子へと出力する。

以上説明したように、第２の実施形態に係るＰＬＬ回路は、周波数誤差信号をモニタ信号として取り出す。故に、このＰＬＬ回路によれば、高周波のテスト信号が利用可能となる。即ち、このＰＬＬ回路によれば、電源雑音キャンセルループ内の積分器に広い帯域を設定し、電源雑音キャンセラのキャリブレーション時間を短縮することができる。また、このＰＬＬ回路によれば、テスト信号に高調波成分が含まれる場合であっても、当該高調波成分による位相雑音特性の劣化が抑制される。更に、このＰＬＬ回路において、電源雑音キャンセルループに含まれるテスト信号発生部、デジタル相関器及びデジタル積分器はデジタル回路を用いて形成されている。故に、このＰＬＬ回路は、上記テスト信号発生部、デジタル相関器及びデジタル積分器がアナログ回路を用いて形成される場合に比べて、小面積化及び低消費電力化が容易である。

（第３の実施形態）
図７に例示されるように、第３の実施形態に係るＰＬＬ回路３００は、ＳＨ（Ｓａｍｐｌｅ−Ｈｏｌｄ）型ＴＤＣ３１１と、デコーダ３１２と、デジタル微分器３１３と、デジタル減算器３１４と、デジタル積分器３２１と、利得調整部３２２と、デジタル積分器３２３と、制御発振器３３０と、電源３４０と、テスト信号発生部３５０と、ＤＡＣ３６１と、テスト信号印加部３６２と、デジタル相関器３７０と、デジタル積分器３８０と、電源雑音キャンセラ３９０とを備える。

ＳＨ型ＴＤＣ３１１、デコーダ３１２、デジタル微分器３１３、デジタル減算器３１４、デジタル積分器３２１、利得調整部３２２、デジタル積分器３２３及び制御発振器３３０は、ＰＬＬを形成する。ＰＬＬ動作によって、制御発振器３３０が発生する２ｍ相（ｍは２以上の整数）の発振信号３１の各々の周波数が所望値（基準信号３０の周波数に所望比率（＝Ｎ）を乗じた値）に一致する。尚、２ｍ相の発振信号３１は、位相において互いに異なるものの周波数において互いに一致する。故に、以降の説明では、２ｍ相の発振信号３１の各々の周波数は、単に発振信号３１の周波数と称される。尚、本実施形態において上記所望比率はＦＣＷとも呼ばれる周波数設定コードによって指定される。即ち、ＰＬＬ回路３００がロックしているならば、発振信号３１の周波数は基準信号３０の周波数をＮ倍したものに一致する。

ＳＨ型ＴＤＣ３１１は、制御発振器３３０から２ｍ相の発振信号３１を入力し、クロック端子を介して図示されない基準信号発生部からの基準信号３０を入力する。ＳＨ型ＴＤＣ３１１は、基準信号３０の立ち上がりエッジまたは立ち下がりエッジに応じて、２ｍ相の発振信号３１を標本化する。ＳＨ型ＴＤＣ３１１は、標本化された２ｍ相の発振信号３１のうちいずれか１つの位相を検出する。ＳＨ型ＴＤＣ３１１は、位相を示すｍビットの第１の位相信号をデコーダ３１２へと出力する。また、ＳＨ型ＴＤＣ３１１は、標本化された２ｍ相の発振信号３１のうちいずれか１つを第３の制御信号として後述される制御発振器３３０の第３の制御端子へと出力する。ここで、ＳＨ型ＴＤＣ３１１から制御発振器３３０の第３の制御端子までの信号パスは、いわゆる比例パスに相当する。

ＳＨ型ＴＤＣ３１１は、サンプリング方式の位相比較器の動作原理に基づいている。ＳＨ型ＴＤＣ３１１は、変換利得が高く、かつ、ＰＬＬに組み込まれた場合のループ帯域内位相雑音が小さい、という利点がある。

ＳＨ型ＴＤＣ３１１は、ｍ個のＳＨ回路とｍ個の量子化器（比較器とも呼ばれる）とを含む。ｍ＝２の場合には、図８に例示されるように、ＳＨ型ＴＤＣ３１１はＳＨ回路３１１−１−１，３１１−１−２と、量子化器３１１−２−１，３１１−２−２とを含む。ＳＨ型ＴＤＣ３１１は、４相の発振信号３１を入力する。４相の発振信号３１は、第１の発振信号３１−１と、第２の発振信号３１−２と、第３の発振信号３１−３と、第４の発振信号３１−４とからなる。図９に例示されるように、第２の発振信号３１−２は第１の発振信号３１−１に比べてπ／２だけ位相が遅れている。また、第３の発振信号３１−３は第２の発振信号３１−２に比べてπ／２だけ位相が遅れている。更に、第４の発振信号３１−４は第３の発振信号３１−３に比べてπ／２だけ位相が遅れている。

４相の発振信号３１は、第１の発振信号３１−１及び第３の発振信号３１−３からなる差動ペアと、第２の発振信号３１−２及び第４の発振信号３１−４からなる差動ペアとを含む。一般に、２ｍ相の発振信号３１は、互いに位相がπだけ異なるｍ組の差動ペアを含む。ＳＨ回路３１１−１−１は第１の発振信号３１−１及び第３の発振信号３１−３からなる差動ペアを入力し、ＳＨ回路３１１−１−２は第２の発振信号３１−２及び第４の発振信号３１−４からなる差動ペアを入力する。ＳＨ回路３１１−１−１，３１１−１−２は、クロック端子を介して基準信号３０を入力する。ＳＨ回路３１１−１−１，３１１−１−２は、基準信号３０の立ち上がりエッジまたは立ち下がりエッジに応じて、差動入力信号を標本化する。即ち、ＳＨ回路３１１−１−１は第１の発振信号３１−１及び第３の発振信号３１−３を標本化し、ＳＨ回路３１１−１−２は第２の発振信号３１−２及び第４の発振信号３１−４を標本化する。ＳＨ回路３１１−１−１，３１１−１−２は、標本化された発振信号を量子化器３１１−２−１，３１１−２−２へと出力する。

量子化器３１１−２−１は、ＳＨ回路３１１−１−１から標本化された第１の発振信号及び標本化された第３の発振信号を入力する。量子化器３１１−２−１は、２つの入力信号の大小比較を行い、ＴＤＣ［１］を得る。ＴＤＣ［１］は第１の位相信号に含まれる１ビット（「１」または「０」）である。具体的には、量子化器３１１−２−１は、標本化された第１の発振信号が標本化された第３の発振信号よりも大きければ「０」を出力し、標本化された第１の発振信号が標本化された第３の発振信号よりも小さければ「１」を出力する。

量子化器３１１−２−２は、ＳＨ回路３１１−１−２から標本化された第２の発振信号及び標本化された第４の発振信号を入力する。量子化器３１１−２−２は、２つの入力信号の大小比較を行い、ＴＤＣ「０」を得る。ＴＤＣ「０」は第１の位相信号に含まれる１ビット（「１」または「０」）である。具体的には、量子化器３１１−２−２は、標本化された第２の発振信号が標本化された第４の発振信号よりも大きければ「０」を出力し、標本化された第２の発振信号が標本化された第４の発振信号よりも小さければ「１」を出力する。

図８及び図９の例によれば、第１の位相信号はＴＤＣ［１：０］と表すこともできる。ＴＤＣ［１：０］は、４相の発振信号３１のいずれかの位相に関連付けられる。図９において、ＴＤＣ［１：０］は、基準信号３０と第３の発振信号３１−３との間の位相差をπ／２の分解能で量子化した値に関連付けられている。

図７及び図８の例によれば、ＳＨ回路３１１−１−１は、標本化された第１の発振信号を、第３の制御信号として、制御発振器３３０の第３の制御端子へと出力する。第３の制御信号は、第３の発振信号３１−３の位相が基準信号３０に対して進んでいる場合には、第３の発振信号３１−３の周波数を低くさせるＤＮ信号として機能する。また、第３の制御信号は、第３の発振信号３１−３の位相が基準信号３０に対して遅れている場合には、第３の発振信号３１−３の周波数を高くさせるＵＰ信号として機能する。第３の制御信号は、量子化器３１１−２−１，３１１−２−２によって発生する量子化雑音に起因するＰＬＬ回路３００の位相雑音特性の劣化を抑制する効果がある。

デコーダ３１２は、ＳＨ型ＴＤＣ３１１から第１の位相信号を入力する。デコーダ３１２は、第１の位相信号をデコード（変換とも呼べる）し、第２の位相信号を得る。第２の位相信号は、位相を２π／２^ｍの分解能で量子化した値を２の補数表現に従って示す。デコーダ３１２は、第２の位相信号をデジタル微分器３１３へと出力する。

デジタル微分器３１３は、デコーダ３１２から第２の位相信号を入力する。デジタル微分器３１３は、第２の位相信号を微分することによって、発振信号３１の周波数を示す周波数信号を得る。デジタル微分器３１３は、周波数信号をデジタル減算器３１４へと出力する。

デジタル減算器３１４は、周波数設定コードを入力し、デジタル微分器３１３から周波数信号を入力する。デジタル減算器３１４は、周波数設定コード及び周波数信号の差分を計算することによって、発振信号３１の周波数誤差を示すデジタルの周波数誤差信号を得る。デジタル減算器３１４は、周波数誤差信号をデジタル積分器３２１へと出力する。また、デジタル減算器３１４は、後述されるように周波数誤差信号をモニタ信号３３としてデジタル相関器３７０へと出力する。

デジタル積分器３２１は、デジタル減算器３１４から周波数誤差信号を入力する。デジタル積分器３２１は、周波数誤差信号を積分することによって、２ｍ相の発振信号３１のうちいずれか１つの位相誤差を示す位相誤差信号を得る。デジタル積分器３２１は、位相誤差信号を利得調整部３２２へと出力する。ここで、利得調整部３２２及び後述されるデジタル積分器３２３はいわゆる積分パスを形成する。

利得調整部３２２は、デジタル積分器３２１から位相誤差信号を入力する。利得調整部３２２は、位相誤差信号に調整用利得（＝ρ）を与えることによって、調整用信号を得る。利得調整部３２２は、調整用信号をデジタル積分器３２３へと出力する。

デジタル積分器３２３は、利得調整部３２２か調整用信号を入力する。デジタル積分器３２３は、調整用信号を積分することによって、第１の制御信号を得る。デジタル積分器３２３は、第１の制御信号を後述される制御発振器３３０の第１の制御端子へと出力する。

制御発振器３３０は、後述されるテスト信号印加部３６２を介して電源３４０に接続される。制御発振器３３０は、第１の制御端子、第２の制御端子及び第３の制御端子を含む少なくとも３つの制御端子を備える。制御発振器３３０は、第１の制御端子を介してデジタル積分器３２３からの第１の制御信号を入力する。制御発振器３３０は、第２の制御端子を介して後述される電源雑音キャンセラ３９０からの第２の制御信号を入力する。制御発振器３３０は、第３の制御端子を介してＳＨ型ＴＤＣ３１１からの第３の制御信号を入力する。

制御発振器３３０は、各制御端子における入力信号の信号値に応じた周波数を持つ発振信号３１を発生する。例えば、制御発振器３３０がＶＣＯであるならば、発振信号３１は制御発振器３３０が備える各制御端子における入力信号の電圧に応じた周波数を持つ。制御発振器３３０は、例えば多相発振信号を容易に取り出すことのできるリング発振器であるがこれに限られない。制御発振器３３０は、出力端子を介して２ｍ相の発振信号３１をＳＨ型ＴＤＣ３１１へと出力する。発振信号３１の周波数は、前述の周波数誤差が小さくなるようにフィードバック制御される。更に、制御発振器３３０は、出力端子を介して２ｍ相の発振信号３１のうちいずれか１つまたは２以上をＰＬＬ回路３００の外部へと出力する。

電源３４０は、テスト信号印加部３６２を介して制御発振器３３０に電源電圧を供給する。尚、ＰＬＬが収束するまでの間は後述されるテスト信号発生部３５０が動作しないので、テスト信号印加部３６２は無視できる。

ＰＬＬが収束してから、電源雑音キャンセルループが動作する。具体的には、ＰＬＬが収束してから、テスト信号発生部３５０と、ＤＡＣ３６１と、テスト信号印加部３６２と、デジタル相関器３７０と、デジタル積分器３８０と、電源雑音キャンセラ３９０とが動作する。電源雑音キャンセルループが収束することで電源雑音キャンセラ３９０のキャリブレーションは完了する。

テスト信号発生部３５０は、デジタル回路を用いて形成される。テスト信号発生部３５０は、デジタルのテスト信号３２を発生する。テスト信号発生部３５０は、テスト信号３２をＤＡＣ３６１及びデジタル相関器３７０へと出力する。テスト信号３２は、テスト信号１２及び２２と同様に、ループ帯域よりも高い周波数を持ち、方形波、三角波または正弦波など任意の波形を持つように生成されてよい。

ＤＡＣ３６１は、テスト信号発生部３５０からデジタルのテスト信号３２を入力する。ＤＡＣ３６１は、テスト信号３２を電源電圧に印加するために、アナログのテスト信号に変換する。ＤＡＣ３６１は、アナログのテスト信号をテスト信号印加部３６２へと出力する。

テスト信号印加部３６２は、ＤＡＣ３６１からアナログのテスト信号を入力する。テスト信号印加部３６２は、電源３４０から制御発振器３３０に供給される電源電圧にアナログのテスト信号を印加する。この結果、発振信号３１の周波数は、テスト信号３２の周波数に応じて周期的に変動する。

デジタル相関器３７０は、デジタル回路を用いて形成される。デジタル相関器３７０は、デジタル減算器３１４からデジタルの周波数誤差信号をデジタルのモニタ信号３３として入力し、テスト信号発生部３５０からデジタルのテスト信号３２を入力する。デジタル相関器３７０は、テスト信号３２及びモニタ信号３３の相関値を算出することによって、当該相関値を示すデジタルの相関信号を得る。デジタル相関器３７０は、相関信号をデジタル積分器３８０へと出力する。

デジタル積分器３８０は、デジタル回路を用いて形成される。デジタル積分器３８０は、デジタル相関器３７０からデジタルの相関信号を入力する。デジタル積分器３８０は、相関信号を積分することによって、相関信号の積分値を示すデジタルの積分信号を得る。デジタル積分器３８０は、積分信号を電源雑音キャンセラ３９０へと出力する。デジタル積分器３８０は、直流成分以外を抑圧する。従って、電源雑音のうちテスト信号３２とは異なる周波数成分は基本的に無視できる。相関信号の直流成分は、キャリブレーションが進行するにつれて零に近づく。相関信号の直流成分が零であるということは、モニタ信号３３の振幅が零であることを意味する。即ち、発振信号３１の周波数がテスト信号３２及び電源雑音による電源電圧の変動に関わらず安定化され、電源雑音キャンセルループが収束していることを意味する。

電源雑音キャンセラ３９０は、ＤＡＣ３６１及びテスト信号印加部３６２によってテスト信号３２が印加された電源電圧を入力する。電源雑音キャンセラ３９０は、テスト信号３２が印加された電源電圧にキャンセル利得を与えることによって、第２の制御信号を得る。キャンセル利得は、デジタル積分器３８０からのデジタルの積分信号によって制御される。電源雑音キャンセラ３９０は、第２の制御信号を制御発振器３３０の第２の制御端子へと出力する。

以上説明したように、第３の実施形態に係るＰＬＬ回路は、周波数誤差信号をモニタ信号として取り出す。故に、このＰＬＬ回路によれば、高周波のテスト信号が利用可能となる。即ち、このＰＬＬ回路によれば、電源雑音キャンセルループ内の積分器に広い帯域を設定し、電源雑音キャンセラのキャリブレーション時間を短縮することができる。また、このＰＬＬ回路によれば、テスト信号に高調波成分が含まれる場合であっても、当該高調波成分による位相雑音特性の劣化が抑制される。更に、このＰＬＬ回路において、電源雑音キャンセルループに含まれるテスト信号発生部、デジタル相関器及びデジタル積分器はデジタル回路を用いて形成されている。故に、このＰＬＬ回路は、上記テスト信号発生部、デジタル相関器及びデジタル積分器がアナログ回路を用いて形成される場合に比べて、小面積化及び低消費電力化が容易である。更に、このＰＬＬ回路において、ＳＨ型ＴＤＣが組み込まれる。故に、このＰＬＬ回路によれば、量子化雑音に起因する位相雑音特性の劣化が抑制される。

（第４の実施形態）
図１１に例示されるように、第４の実施形態に係るＰＬＬ回路５００は、ＳＨ型ＴＤＣ３１１と、デコーダ３１２と、デジタル微分器３１３と、デジタル減算器３１４と、デジタル積分器３２１と、利得調整部３２２と、デジタル積分器３２３と、制御発振器３３０と、電源３４０と、テスト信号発生部５５１と、発散判定部５５２と、ＤＡＣ３６１と、テスト信号印加部３６２と、デジタル相関器３７０と、デジタル積分器３８０と、電源雑音キャンセラ３９０とを備える。尚、ＰＬＬ回路５００の要素のうち前述のＰＬＬ回路３００と重複するものの一部ないし全部が、ＰＬＬ回路１００またはＰＬＬ回路２００における対応する要素に代替されてよい。

ＰＬＬが収束してから、電源雑音キャンセルループが動作する。具体的には、ＰＬＬが収束してから、テスト信号発生部５５１と、発散判定部５５２と、ＤＡＣ３６１と、テスト信号印加部３６２と、デジタル相関器３７０と、デジタル積分器３８０と、電源雑音キャンセラ３９０とが動作する。電源雑音キャンセルループが収束することで電源雑音キャンセラ３９０のキャリブレーションは完了する。

テスト信号発生部５５１は、デジタル回路を用いて形成される。テスト信号発生部５５１は、デジタルのテスト信号３２を発生する。テスト信号発生部５５１は、テスト信号３２をＤＡＣ３６１及びデジタル相関器３７０へと出力する。尚、テスト信号発生部５５１は、後述される発散判定部５５２から位相調整信号を入力した場合には、テスト信号３２の位相を例えばπ／２だけシフトさせる。

発散判定部５５２は、デジタル積分器３８０から電源雑音キャンセラ３９０へと供給されるデジタル積分信号をモニタする。発散判定部５５２は、デジタル積分信号を閾値と比較することによって、キャンセル利得が発散するか否かを判定する。発散判定部５５２は、キャンセル利得が発散すると判定する場合には、位相調整信号をテスト信号発生部５５１へと出力する。

電源雑音キャンセルループにおいて、電源電圧にはテスト信号３２に加えて種々の電源雑音が印加され得る。例えば、テスト信号３２と同じ周波数ならびに逆位相を持つ電源雑音が電源電圧に印加されることがある。仮に、この電源雑音の振幅がテスト信号３２のものよりも大きければ、図１２に例示されるように、モニタ信号３３はテスト信号３２と逆位相を持つことになる。モニタ信号３３がテスト信号３２と逆位相を持つ場合に、これらの相関値は負値となり最終的にはデジタル相関信号の積分値も負値となるおそれがある。即ち、キャンセル利得が収束せずに発散する（即ち、キャンセル利得が正値となる）おそれがある。係る場合には、図１３に例示されるようにテスト信号３２の位相をシフトさせることにより、モニタ信号３３がテスト信号３２との同相成分を持つことになるので、相関値が正となる。故に、キャンセル利得を収束させることができる。

以上説明したように、第４の実施形態に係るＰＬＬ回路は、キャンセル利得が発散するか否かを判定し、キャンセル利得が発散する場合にはテスト信号の位相をシフトさせる。従って、このＰＬＬ回路によれば、大きな電源雑音が存在する環境下であってもキャンセル利得を収束させることができる。

（第５の実施形態）
第５の実施形態に係る通信装置は、前述の第１乃至第４の実施形態のいずれかに係るＰＬＬ回路を組み込むことができる。本実施形態に係る通信装置４００が図１０に例示される。通信装置４００は、ＰＬＬ回路４１０と、アナログデジタル変換器（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）４２０と、ＤＡＣ４３０と、デジタルベースバンド（ＢＢ）処理部４４０と、ＲＦ部４５０と、アンテナ４６０とを含む。

ＰＬＬ回路４１０は、前述の第１乃至第４の実施形態のいずれかに係るＰＬＬ回路である。ＰＬＬ回路４１０は、ＡＤＣ４２０及びＤＡＣ４３０をクロック制御する。このクロック制御は、例えば前述の発振信号１１などを用いて行われる。

デジタルＢＢ処理部４４０は、符号化、復号などの処理を行う。例えば、送信に関して、デジタルＢＢ処理部４４０は、デジタル送信信号を生成し、これをＤＡＣ４３０へと出力する。また、受信に関して、デジタルＢＢ処理部４４０は、ＡＤＣ４２０からデジタル受信信号を入力する。

ＡＤＣ４２０は、ＰＬＬ回路４１０からの発振信号１１によってクロック制御される。ＡＤＣ４２０は、ＲＦ部４５０からベースバンド受信信号を入力し、デジタル受信信号に変換する。ＡＤＣ４２０は、デジタル受信信号をデジタルＢＢ処理部４４０へと出力する。

ＤＡＣ４３０は、ＰＬＬ回路４１０からの発振信号１１によってクロック制御される。ＤＡＣ４３０は、デジタルＢＢ処理部４４０からデジタル送信信号を入力し、ベースバンド送信信号に変換する。ＤＡＣ４３０は、ベースバンド送信信号をＲＦ部４５０へと出力する。

ＲＦ部４５０は、フィルタリング、アップコンバート、ダウンコンバート、低雑音増幅、電力増幅などの処理を行う。例えば、送信に関して、ＲＦ部４５０は、ＤＡＣ４３０からのベースバンド送信信号を処理し、ＲＦ送信信号を得る。ＲＦ部４５０は、ＲＦ送信信号をアンテナ４６０へと出力する。また、受信に関して、ＲＦ部４５０は、アンテナ４６０からのＲＦ受信信号を処理し、ベースバンド受信信号を得る。ＲＦ部４５０は、ベースバンド受信信号をＡＤＣ４２０へと出力する。

アンテナ４６０は、ＲＦ部４５０からのＲＦ送信信号を空間に放射したり、ＲＦ受信信号をＲＦ部４５０へと出力したりする。

以上説明したように、第５の実施形態に係る通信装置は、第１乃至第４の実施形態のいずれかに係るＰＬＬ回路を含む。従って、この通信装置は、前述の第１乃至第４の実施形態のいずれかと同一または類似の効果を奏する。例えば、電源雑音キャンセラのキャリブレーション時間の短縮化によって、ＰＬＬ回路の起動を高速化してデータ処理の効率を高めることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０，２０，３０・・・基準信号
１１，２１，３１，３１−１，３１−２，３１−３，３１−４・・・発振信号
１２，２２，３２・・・テスト信号
１３，２３，３３・・・モニタ信号
１００，２００，３００，４１０，５００・・・ＰＬＬ回路
１１０・・・周波数比較部
１２０・・・ループ利得調整部
１３０，２３０，３３０・・・制御発振器
１４０，２４０，３４０・・・電源
１５０，２５０，３５０，５５１・・・テスト信号発生部
１６０，２６２，３６２・・・テスト信号印加部
１７０・・・相関器
１８０・・・積分器
１９０，２９０，３９０・・・電源雑音キャンセラ
２１１・・・ＴＤＣ
２１２，３１３・・・デジタル微分器
２１３，３１４・・・デジタル減算器
２２１，２２４，２８０，３２１，３２３，３８０・・・デジタル積分器
２２２，２２３，３２２・・・利得調整部
２２５・・・デジタル加算器
２６１，３６１，４３０・・・ＤＡＣ
２７０，３７０・・・デジタル相関器
３１１・・・ＳＨ型ＴＤＣ
３１１−１−１，３１１−１−２・・・ＳＨ回路
３１１−２−１，３１１−２−２・・・量子化器
３１２・・・デコーダ
４００・・・通信装置
４２０・・・ＡＤＣ
４４０・・・デジタルＢＢ処理部
４５０・・・ＲＦ部
４６０・・・アンテナ
５５２・・・発散判定部

Claims (5)

1. 少なくとも第１の制御端子及び第２の制御端子を備え、前記第１の制御端子及び前記第２の制御端子を介して入力する第１の制御信号及び第２の制御信号に応じた周波数を持つ発振信号を発生する制御発振器と、
   基準信号及び前記発振信号を比較することによって、所望値に対する前記発振信号の周波数の周波数誤差を示す周波数誤差信号を得る周波数比較部と、
   前記周波数誤差信号の利得を調整することによって、前記第１の制御信号を得るループ利得調整部と、
   前記制御発振器、前記周波数比較部及び前記ループ利得調整部が形成するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）が収束してから、当該ＰＬＬのループ帯域よりも高い周波数を持つテスト信号を発生する発生部と、
   前記制御発振器に供給される電源電圧に前記テスト信号を印加する印加部と、
   前記周波数誤差信号をモニタ信号として取り出し、前記テスト信号及び前記モニタ信号の相関値を算出することによって、相関信号を生成する相関器と、
   前記相関信号を積分することによって、積分信号を生成する積分器と、
   前記テスト信号が印加された電源電圧に前記積分信号に応じたキャンセル利得を与えることによって前記第２の制御信号を生成する電源雑音キャンセラと
   を具備するＰＬＬ回路。
2. 前記ループ帯域よりも高い周波数を持つデジタルのテスト信号をアナログのテスト信号に変換するＤＡＣ（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）を更に具備し、
   前記周波数比較部は、
   前記基準信号の立ち上がりエッジまたは立ち下がりエッジに応じて、前記発振信号の位相を検出することによって、当該位相を示す位相信号を得るＴＤＣ（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｅｔｅｒ）と、
   前記位相信号を微分することによって、前記発振信号の周波数を示す周波数信号を得るデジタル微分器と、
   前記基準信号の周波数に対する前記所望値の比率を示す周波数設定コードと前記周波数信号との間の差分を計算することによって、デジタルの周波数誤差信号を得るデジタル減算器と
   を備え、
   前記ループ利得調整部は、
   前記デジタルの周波数誤差信号を積分することによって、位相誤差信号を得る第１のデジタル積分器と、
   前記位相誤差信号に第１の調整用利得を与えることによって、第１の調整用信号を得る第１の利得調整部と、
   前記位相誤差信号に第２の調整用利得を与えることによって、第２の調整用信号を得る第２の利得調整部と、
   前記第２の調整用信号を積分することによって、第３の調整用信号を得る第２のデジタル積分器と、
   前記第１の調整用信号及び前記第３の調整用信号を加算することによって、前記第１の制御信号を得るデジタル加算器と
   を備え、
   前記発生部は、デジタル回路を用いて形成され、前記ＰＬＬが収束してから前記デジタルのテスト信号を発生し、
   前記印加部は、前記アナログのテスト信号を前記電源電圧に印加し、
   前記相関器は、デジタル回路を用いて形成され、前記デジタルの周波数誤差信号をデジタルのモニタ信号として取り出し、前記デジタルのテスト信号及び前記デジタルのモニタ信号の相関値を算出することによって、デジタルの相関信号を生成し、
   前記積分器は、デジタル回路を用いて形成され、前記デジタルの相関信号を積分することによって、デジタルの積分信号を生成し、
   前記電源雑音キャンセラは、前記アナログのテスト信号が印加された電源電圧に前記デジタルの積分信号に応じたキャンセル利得を与えることによって前記第２の制御信号を生成する、
   請求項１のＰＬＬ回路。
3. 前記ループ帯域よりも高い周波数を持つデジタルのテスト信号をアナログのテスト信号に変換するＤＡＣ（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）を更に具備し、
   前記制御発振器は、少なくとも前記第１の制御端子、前記第２の制御端子及び第３の制御端子を備え、前記第１の制御端子、前記第２の制御端子及び前記第３の制御端子を介して入力する前記第１の制御信号、前記第２の制御信号及び第３の制御信号に応じた周波数を持つ２ｍ相（ｍは２以上の整数）の発振信号を発生し、
   前記周波数比較部は、
   前記基準信号の立ち上がりエッジまたは立ち下がりエッジに応じて、前記２ｍ相の発振信号を標本化し、標本化された２ｍ相の発振信号のうちいずれか１つの位相を検出することによって、当該位相を示すｍビットの第１の位相信号を得ると共に前記標本化された２ｍ相の発振信号のうちいずれか１つを前記第３の制御信号として出力するＳＨ（Ｓａｍｐｌｅ−Ｈｏｌｄ）型ＴＤＣ（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｅｔｅｒ）と、
   前記第１の位相信号をデコードすることによって、第２の位相信号を得るデコーダと、
   前記第２の位相信号を微分することによって、前記２ｍ相の発振信号の周波数を示す周波数信号を得るデジタル微分器と、
   前記基準信号の周波数に対する前記所望値の比率を示す周波数設定コードと前記周波数信号との間の差分を計算することによって、デジタルの周波数誤差信号を得るデジタル減算器と
   を備え、
   前記ループ利得調整部は、
   前記デジタルの周波数誤差信号を積分することによって、位相誤差信号を得る第１のデジタル積分器と、
   前記位相誤差信号に調整用利得を与えることによって、調整用信号を得る利得調整部と、
   前記調整用信号を積分することによって、前記第１の制御信号を得る第２のデジタル積分器と
   を備え、
   前記発生部は、デジタル回路を用いて形成され、前記ＰＬＬが収束してから前記デジタルのテスト信号を発生し、
   前記印加部は、前記アナログのテスト信号を前記電源電圧に印加し、
   前記相関器は、デジタル回路を用いて形成され、前記デジタルの周波数誤差信号をデジタルのモニタ信号として取り出し、前記デジタルのテスト信号及び前記デジタルのモニタ信号の相関値を算出することによってデジタルの相関信号を生成し、
   前記積分器は、デジタル回路を用いて形成され、前記デジタルの相関信号を積分することによって、デジタルの積分信号を生成し、
   前記電源雑音キャンセラは、前記アナログのテスト信号が印加された電源電圧に前記デジタルの積分信号に応じたキャンセル利得を与えることによって前記第２の制御信号を生成する、
   請求項１のＰＬＬ回路。
4. 前記積分信号を閾値と比較することによって前記キャンセル利得が発散するか否かを判定し、前記キャンセル利得が発散する場合には位相調整信号を前記発生部へと出力する判定部を更に具備し、
   前記発生部は、前記位相調整信号に応じて前記テスト信号の位相をシフトさせる、
   請求項１のＰＬＬ回路。
5. 請求項１記載のＰＬＬ回路と、
   前記発振信号によってクロック制御され、デジタル送信信号をベースバンド送信信号へと変換するＤＡＣ（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）と、
   前記発振信号によってクロック制御され、ベースバンド受信信号をデジタル受信信号へと変換するＡＤＣ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）と、
   前記デジタル送信信号及び前記デジタル受信信号を処理するデジタルベースバンド処理部と、
   前記ベースバンド送信信号及び前記ベースバンド受信信号を処理する無線処理部と
   を具備する通信装置。

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