JPH063845B2 - 広帯域ｐｌｌシンセサイザ変調方式 - Google Patents
広帯域ｐｌｌシンセサイザ変調方式Info
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- JPH063845B2 JPH063845B2 JP63103702A JP10370288A JPH063845B2 JP H063845 B2 JPH063845 B2 JP H063845B2 JP 63103702 A JP63103702 A JP 63103702A JP 10370288 A JP10370288 A JP 10370288A JP H063845 B2 JPH063845 B2 JP H063845B2
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- circuit
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- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
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- H03C2200/005—Modulation sensitivity
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はＰＬＬシンセサイザの変調方式に関する。
（従来の技術） この種の変調方式の基本例を第３図を参照して説明す
る。
る。
第３図において、発振器１で発生された基準周波数を分
周数Ｍの第１の分周器２で分周して位相比較器３に供給
する。位相比較器３、所定の低域通過特性を有するルー
プフィルタ４、利得ＫＶの電圧制御発振器（以下、ＶＣ
Ｏと呼ぶ）５及びＶＣＯ５からの発振周波数を分周し位
相比較器３にフィードバックする分周数Ｎの第２の分周
器６とでＰＬＬ回路を構成し、このＰＬＬ回路に２つの
回路により変調信号入力端子７からの変調信号を加える
ようにしている。２つの回路のうち第１の回路は、位相
比較器３とループフィルタ４との間に第１の加算器８を
設け、変調信号に対してその全周波数帯域におけるキャ
リア周波数の周波数偏移が平坦になるように補正するた
めの補正回路（積分器）９を通した変調信号を位相比較
器３の出力に加算してループフィルタ４に供給する回路
である。第２の回路は、ループフィルタ４とＶＣＯ５と
の間に第２の加算器１０を設け、変調信号をループフィ
ルタ４の出力に加算してＶＣＯ５に供給する回路であ
る。このような回路は、例えば米国特許第４２４２６４
９号に示されている。
周数Ｍの第１の分周器２で分周して位相比較器３に供給
する。位相比較器３、所定の低域通過特性を有するルー
プフィルタ４、利得ＫＶの電圧制御発振器（以下、ＶＣ
Ｏと呼ぶ）５及びＶＣＯ５からの発振周波数を分周し位
相比較器３にフィードバックする分周数Ｎの第２の分周
器６とでＰＬＬ回路を構成し、このＰＬＬ回路に２つの
回路により変調信号入力端子７からの変調信号を加える
ようにしている。２つの回路のうち第１の回路は、位相
比較器３とループフィルタ４との間に第１の加算器８を
設け、変調信号に対してその全周波数帯域におけるキャ
リア周波数の周波数偏移が平坦になるように補正するた
めの補正回路（積分器）９を通した変調信号を位相比較
器３の出力に加算してループフィルタ４に供給する回路
である。第２の回路は、ループフィルタ４とＶＣＯ５と
の間に第２の加算器１０を設け、変調信号をループフィ
ルタ４の出力に加算してＶＣＯ５に供給する回路であ
る。このような回路は、例えば米国特許第４２４２６４
９号に示されている。
この方式は、音声信号とディジタル信号の両信号で変調
をかける際に、変調信号の全周波数帯域において周波数
特性を平坦にすることができる。しかしながら、ＶＣＯ
５の発振周波数、すなわちキャリア周波数の帯域幅が広
い場合には、キャリア周波数によって第２の分周器６の
分周数Ｎ（場合によってはＶＣＯ５の利得ＫＶ）が変化
するため、変調感度が変化するという欠点がある。
をかける際に、変調信号の全周波数帯域において周波数
特性を平坦にすることができる。しかしながら、ＶＣＯ
５の発振周波数、すなわちキャリア周波数の帯域幅が広
い場合には、キャリア周波数によって第２の分周器６の
分周数Ｎ（場合によってはＶＣＯ５の利得ＫＶ）が変化
するため、変調感度が変化するという欠点がある。
このような欠点を解消した改良例として、第４図に示し
たものがある。第３図と同じ部分には同一番号を付し、
説明は省略する。この方式では、第３図に示した利得固
定型の位相比較器３の代わりに利得可変型の位相比較器
３′を用いて第１のＤ−Ａ変換器１２で利得を制御し、
変調信号入力線路には第２のＤ−Ａ変換器１３、増幅器
１４を設けて、変調信号入力レベルを制御するようにし
ている。具体的に言えば、位相比較器３′の利得を、第
１のＤ−Ａ変換器１２により分周数Ｎに比例し、かつＶ
ＣＯ５の利得ＫＶに反比例するように制御すると共に、
変調信号入力レベルを、第２のＤ−Ａ変換器１３により
利得ＫＶに反比例するように制御している。
たものがある。第３図と同じ部分には同一番号を付し、
説明は省略する。この方式では、第３図に示した利得固
定型の位相比較器３の代わりに利得可変型の位相比較器
３′を用いて第１のＤ−Ａ変換器１２で利得を制御し、
変調信号入力線路には第２のＤ−Ａ変換器１３、増幅器
１４を設けて、変調信号入力レベルを制御するようにし
ている。具体的に言えば、位相比較器３′の利得を、第
１のＤ−Ａ変換器１２により分周数Ｎに比例し、かつＶ
ＣＯ５の利得ＫＶに反比例するように制御すると共に、
変調信号入力レベルを、第２のＤ−Ａ変換器１３により
利得ＫＶに反比例するように制御している。
（発明が解決しようとする課題） 第４図の方式では広帯域のキャリア周波数であっても変
調感度の変化を抑制できるが、利得可変型の位相比較器
を必要とする。しかしながら、利得可変型の位相比較器
は、特殊なタイプであり、品種が少なくて高価であると
いう欠点がある。
調感度の変化を抑制できるが、利得可変型の位相比較器
を必要とする。しかしながら、利得可変型の位相比較器
は、特殊なタイプであり、品種が少なくて高価であると
いう欠点がある。
以上の点に鑑み、本発明の技術的課題は、利得固定型の
位相比較器を使用し、変調信号の全周波数帯域で変調感
度が平坦なだけでなく、キャリア周波数やＶＣＯの利得
に無関係に変調感度が一定の広帯域ＰＬＬシンセサイザ
の変調方式を提供することにある。
位相比較器を使用し、変調信号の全周波数帯域で変調感
度が平坦なだけでなく、キャリア周波数やＶＣＯの利得
に無関係に変調感度が一定の広帯域ＰＬＬシンセサイザ
の変調方式を提供することにある。
（課題を解決するための手段） 第１の発明では、位相比較器とループフィルタと利得Ｋ
Ｖの電圧制御発振器と該電圧制御発振器の出力を分周数
Ｎの分周器を通して前記位相比較器にフィードバックす
る回路とを含むＰＬＬ回路に、変調信号を補正回路を通
した後前記位相比較器の出力と加算して前記ループフィ
ルタに供給する第１の加算回路と、前記変調信号と前記
ループフィルタ出力とを加算して前記電圧制御発振器に
供給する第２の加算回路とを設けたＰＬＬシンセサイザ
において、前記補正回路への前記変調信号入力線路、前
記第２の加算器への前記変調信号入力線路にそれぞれ、
第１、第２の利得調整回路を設け、前記第１の利得調整
回路の利得Ｇ１を前記分周数Ｎに反比例させて制御する
と共に、前記第２の利得調整回路の利得Ｇ２を前記利得
ＫＶに反比例させて制御するようにしたことを特徴とす
る。
Ｖの電圧制御発振器と該電圧制御発振器の出力を分周数
Ｎの分周器を通して前記位相比較器にフィードバックす
る回路とを含むＰＬＬ回路に、変調信号を補正回路を通
した後前記位相比較器の出力と加算して前記ループフィ
ルタに供給する第１の加算回路と、前記変調信号と前記
ループフィルタ出力とを加算して前記電圧制御発振器に
供給する第２の加算回路とを設けたＰＬＬシンセサイザ
において、前記補正回路への前記変調信号入力線路、前
記第２の加算器への前記変調信号入力線路にそれぞれ、
第１、第２の利得調整回路を設け、前記第１の利得調整
回路の利得Ｇ１を前記分周数Ｎに反比例させて制御する
と共に、前記第２の利得調整回路の利得Ｇ２を前記利得
ＫＶに反比例させて制御するようにしたことを特徴とす
る。
第２の発明では、前記第１の利得調整回路を前記補正回
路、前記第２の加算器に共通の変調信号入力線路に設
け、前記第２の加算器への変調信号入力線路には、前記
第２の利得調整回路の代わりに利得Ｇ２／Ｇ１を有する
第３の利得調整回路を設け、前記第１の利得調整回路の
利得Ｇ１を前記分周数Ｎに反比例させて制御すると共
に、前記利得Ｇ２／Ｇ１を前記分周数Ｎに比例させかつ
前記利得ＫＶに反比例させて制御するようにしたことを
特徴とする。
路、前記第２の加算器に共通の変調信号入力線路に設
け、前記第２の加算器への変調信号入力線路には、前記
第２の利得調整回路の代わりに利得Ｇ２／Ｇ１を有する
第３の利得調整回路を設け、前記第１の利得調整回路の
利得Ｇ１を前記分周数Ｎに反比例させて制御すると共
に、前記利得Ｇ２／Ｇ１を前記分周数Ｎに比例させかつ
前記利得ＫＶに反比例させて制御するようにしたことを
特徴とする。
（実施例） 第１図は本発明の第１の実施例を示し、第３図と同じ部
分には同一番号を付し、説明は省略する。本実施例では
補正回路９に至る変調信号入力線路に利得Ｇ１の第１の
利得調整回路１５を設けて利得Ｇ１を第２の分周器６の
分周数Ｎに反比例するように制御し、第２の加算器１０
に至る変調信号入力線路には利得Ｇ２の第２の利得調整
回路１６を設けて利得Ｇ２をＶＣＯ５の利得ＫＶに反比
例するように制御することを特徴とする。以下にその理
由を説明する。
分には同一番号を付し、説明は省略する。本実施例では
補正回路９に至る変調信号入力線路に利得Ｇ１の第１の
利得調整回路１５を設けて利得Ｇ１を第２の分周器６の
分周数Ｎに反比例するように制御し、第２の加算器１０
に至る変調信号入力線路には利得Ｇ２の第２の利得調整
回路１６を設けて利得Ｇ２をＶＣＯ５の利得ＫＶに反比
例するように制御することを特徴とする。以下にその理
由を説明する。
第１図のように構成されたＰＬＬシンセサイザの変調特
性は次式で表わされる。
性は次式で表わされる。
但し、ΔωＯ（Ｓ）：キャリア周波数の周波数偏移 ｅｍ（Ｓ）：変調信号入力レベル Ｋφ：位相比較器３の利得（一定） Ｆ（Ｓ）：ループフィルタ４の伝達関数 Ｇ（Ｓ）：補正回路９の伝達関数 ここで、 とすれば、 ΔωＯ（Ｓ）＝ｅｍ（Ｓ）・ＫＶ・Ｇ２……（３） となる。補正回路９は積分器であり、その伝達関数Ｇ
（Ｓ）を、 （但し、τ：積分器の時定数）とおけば、（２）式は次
のようになる。
（Ｓ）を、 （但し、τ：積分器の時定数）とおけば、（２）式は次
のようになる。
（４）式より、 となる。（５）式を満足させながら、（３）式の右辺
を、 ＫＶ・Ｇ２＝Ｃ（一定）……（６） とできれば、キャリア周波数、変調信号周波数のいずれ
にも関係なくΔωＯ（Ｓ）を一定、平坦にできる。
を、 ＫＶ・Ｇ２＝Ｃ（一定）……（６） とできれば、キャリア周波数、変調信号周波数のいずれ
にも関係なくΔωＯ（Ｓ）を一定、平坦にできる。
（６）式より、 （７）式を（５）式に代入して、 （但し、β＝ｃ・τ・Ｋφ）……（８） （７），（８）式により、Ｇ１を分周数Ｎに反比例させ
て制御し、Ｇ２を利得ＫＶに反比例させて制御すること
により課題を達成できることが理解できよう。なお，上
記制御はＣＰＵ（図示せず）により行われる。即ち，Ｃ
ＰＵは分周数Ｎ，利得ＫＶ等の入力データに応じて第１
の利得調整回路１５の利得Ｇ１を分周数Ｎに反比例する
ように制御し、第２の利得調整回路の利得Ｇ２をＶＣＯ
５の利得ＫＶに反比例するように制御する。
て制御し、Ｇ２を利得ＫＶに反比例させて制御すること
により課題を達成できることが理解できよう。なお，上
記制御はＣＰＵ（図示せず）により行われる。即ち，Ｃ
ＰＵは分周数Ｎ，利得ＫＶ等の入力データに応じて第１
の利得調整回路１５の利得Ｇ１を分周数Ｎに反比例する
ように制御し、第２の利得調整回路の利得Ｇ２をＶＣＯ
５の利得ＫＶに反比例するように制御する。
なお、第１図においてキャリア周波数に関係なくＶＣＯ
５の利得ＫＶ（≡変調感度）を一定にできれば（実願昭
５６−１４２８９５号参照）、第２の利得調整回路１６
の利得Ｇ２を固定とすることができ、この場合第１の利
得調整回路１５の利得Ｇ１を分周数Ｎに反比例させて制
御するだけで良い。
５の利得ＫＶ（≡変調感度）を一定にできれば（実願昭
５６−１４２８９５号参照）、第２の利得調整回路１６
の利得Ｇ２を固定とすることができ、この場合第１の利
得調整回路１５の利得Ｇ１を分周数Ｎに反比例させて制
御するだけで良い。
第２図は本発明の第２の実施例を示す。本実施例の特徴
は、利得Ｇ１の第１の利得調整回路１５を補正回路９と
第２の加算器１０に共通の変調信号入力線路に設けて利
得Ｇ１を分周器Ｎに反比例させて制御し、第２の加算器
１０への変調信号入力線路には利得Ｇ２′ の第３の利得調整回路１７を設けて利得Ｇ２′を分周数
Ｎに比例させ、かつＶＣＯ５の利得ＫＶに反比例させて
制御することにある。これは以下の理由にもとづく。
は、利得Ｇ１の第１の利得調整回路１５を補正回路９と
第２の加算器１０に共通の変調信号入力線路に設けて利
得Ｇ１を分周器Ｎに反比例させて制御し、第２の加算器
１０への変調信号入力線路には利得Ｇ２′ の第３の利得調整回路１７を設けて利得Ｇ２′を分周数
Ｎに比例させ、かつＶＣＯ５の利得ＫＶに反比例させて
制御することにある。これは以下の理由にもとづく。
すなわち、第１図における第１、第２の加算器８，１０
への変調信号入力ｖ１，ｖ２はそれぞれ、 一方、第２図の例では となり、本実施例においても第１の実施例と同じ効果が
得られる。
への変調信号入力ｖ１，ｖ２はそれぞれ、 一方、第２図の例では となり、本実施例においても第１の実施例と同じ効果が
得られる。
（発明の効果） 以上説明してきたように、本発明によれば、広帯域ＰＬ
Ｌシンセサイザにおいて２個所から変調信号を加えるに
際し利得調整回路を設けてそれぞれの変調信号レベルを
あらかじめ定められた関係にもとづいて制御できるよう
にしたことにより、利得固定型の位相比較器を用いてキ
ャリア周波数やＶＣＯ利得に関係なく変調感度を一定に
でき、しかも変調信号の全周波数帯域で変調感度の平坦
な変調方式を提供できる。利得固定型の位相比較器は利
得可変型のものに比べて品種が多く安価であり、したが
って安価な広帯域ＰＬＬシンセサイザを提供できる。
Ｌシンセサイザにおいて２個所から変調信号を加えるに
際し利得調整回路を設けてそれぞれの変調信号レベルを
あらかじめ定められた関係にもとづいて制御できるよう
にしたことにより、利得固定型の位相比較器を用いてキ
ャリア周波数やＶＣＯ利得に関係なく変調感度を一定に
でき、しかも変調信号の全周波数帯域で変調感度の平坦
な変調方式を提供できる。利得固定型の位相比較器は利
得可変型のものに比べて品種が多く安価であり、したが
って安価な広帯域ＰＬＬシンセサイザを提供できる。
第１図、第２図はそれぞれ本発明の第１、第２の実施例
のブロック図、第３図、第４図はそれぞれ従来例のブロ
ック図。 図中、７は変調信号入力端子、１１は出力端子、１５は
第１の利得調整回路、１６は第２の利得調整回路、１７
は第３の利得調整回路。
のブロック図、第３図、第４図はそれぞれ従来例のブロ
ック図。 図中、７は変調信号入力端子、１１は出力端子、１５は
第１の利得調整回路、１６は第２の利得調整回路、１７
は第３の利得調整回路。
Claims (2)
- 【請求項１】位相比較器とループフィルタと利得ＫＶの
電圧制御発振器と該電圧制御発振器の出力を分周数Ｎの
分周器を通して前記位相比較器にフィードバックする回
路とを含むＰＬＬ回路における前記位相比較器と前記ル
ープフィルタとの間に第１の加算器を、前記ループフィ
ルタと前記電圧制御発振器との間には第２の加算器をそ
れぞれ挿入接続し、前記第１の加算器は、変調信号に対
してその全周波数帯域におけるキャリア周波数の周波数
偏移が平坦になるように補正するための補正回路の出力
と前記位相比較器の出力とを加算して前記ループフィル
タに供給し、前記第２の加算器は、前記変調信号と前記
ループフィルタ出力とを加算して前記電圧制御発振器に
供給するＰＬＬシンセサイザにおいて、前記補正回路へ
の前記変調信号入力線路、前記第２の加算器への前記変
調信号入力線路にそれぞれ、第１、第２の利得調整回路
を設け、前記第１の利得調整回路の利得Ｇ１を前記分周
数Ｎに反比例させて制御すると共に、前記第２の利得調
整回路の利得Ｇ２を前記利得ＫＶに反比例させて制御す
るようにしたことを特徴とする広帯域ＰＬＬシンセサイ
ザ変調方式。 - 【請求項２】請求項１記載の広帯域ＰＬＬシンセサイザ
変調方式において、前記第１の利得調整回路を前記補正
回路、前記第２の加算器に共通の変調信号入力線路に設
け、前記第２の加算器への変調信号入力線路には、前記
第２の利得調整回路の代わりに利得Ｇ２／Ｇ１を有する
第３の利得調整回路を設け、前記第１の利得調整回路の
利得Ｇ１を前記分周数Ｎに反比例させて制御すると共
に、前記利得Ｇ２／Ｇ１を前記分周数Ｎに比例させかつ
前記利得ＫＶに反比例させて制御するようにしたことを
特徴とする広帯域ＰＬＬシンセサイザ変調方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63103702A JPH063845B2 (ja) | 1988-04-26 | 1988-04-26 | 広帯域ｐｌｌシンセサイザ変調方式 |
| US07/343,484 US4942374A (en) | 1988-04-26 | 1989-04-25 | Phase-locked loop type synthesizer having modulation function |
| EP89107549A EP0339605B1 (en) | 1988-04-26 | 1989-04-26 | Phase-locked loop type synthesizer having modulation function |
| CA000597908A CA1318369C (en) | 1988-04-26 | 1989-04-26 | Phase-locked loop type synthesizer having modulation function |
| DE89107549T DE68908245T2 (de) | 1988-04-26 | 1989-04-26 | Synthetisierer mit Phasenregelkreis für Modulation. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63103702A JPH063845B2 (ja) | 1988-04-26 | 1988-04-26 | 広帯域ｐｌｌシンセサイザ変調方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01273407A JPH01273407A (ja) | 1989-11-01 |
| JPH063845B2 true JPH063845B2 (ja) | 1994-01-12 |
Family
ID=14361087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63103702A Expired - Fee Related JPH063845B2 (ja) | 1988-04-26 | 1988-04-26 | 広帯域ｐｌｌシンセサイザ変調方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4942374A (ja) |
| EP (1) | EP0339605B1 (ja) |
| JP (1) | JPH063845B2 (ja) |
| CA (1) | CA1318369C (ja) |
| DE (1) | DE68908245T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5230088A (en) * | 1991-10-24 | 1993-07-20 | Symbol Technologies, Inc. | Radio transceiver and related method of frequency control |
| US5542095A (en) * | 1993-08-24 | 1996-07-30 | Pacific Communication Sciences | Frequency Reference Compensation |
| US5487183A (en) * | 1994-04-04 | 1996-01-23 | Nanni; Peter | Method and apparatus for a data transmitter |
| US5666321A (en) * | 1995-09-01 | 1997-09-09 | Micron Technology, Inc. | Synchronous DRAM memory with asynchronous column decode |
| US6674331B2 (en) * | 2001-11-09 | 2004-01-06 | Agere Systems, Inc. | Method and apparatus for simplified tuning of a two-point modulated PLL |
| GB2389253B (en) | 2002-05-31 | 2005-09-21 | Hitachi Ltd | Transmitter and semiconductor integrated circuit for communication |
| GB2416254B (en) | 2002-05-31 | 2006-06-28 | Renesas Tech Corp | Semiconductor integrated circuit for communication, radio-communications apparatus, and transmission starting method |
| GB2412512B (en) * | 2002-05-31 | 2005-11-16 | Renesas Tech Corp | A communication semiconductor integrated circuit, a wireless communication apparatus, and a loop gain calibration method |
| GB2389255B (en) | 2002-05-31 | 2005-08-31 | Hitachi Ltd | Apparatus for radio telecommunication system and method of building up output power |
| GB2394372B (en) * | 2002-10-19 | 2004-08-25 | Motorola Inc | Frequency generation in a wireless communication unit |
| US7230505B2 (en) * | 2005-04-04 | 2007-06-12 | Freescale Semiconductor, Inc. | Voltage controlled oscillator with gain control |
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