JPS5819036A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
- Publication number
- JPS5819036A JPS5819036A JP56117025A JP11702581A JPS5819036A JP S5819036 A JPS5819036 A JP S5819036A JP 56117025 A JP56117025 A JP 56117025A JP 11702581 A JP11702581 A JP 11702581A JP S5819036 A JPS5819036 A JP S5819036A
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- JP
- Japan
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- frequency
- output
- variable
- amplifier
- loop
- Prior art date
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- Pending
Links
- 230000003321 amplification Effects 0.000 claims abstract description 11
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 11
- 238000010586 diagram Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
通信装置に使用される周波数可変範囲の広い周波数シン
セサイザに関する。
セサイザに関する。
この種従来の周波数シンセサイザは，例えば。
第１図のグロック図に示すように構成されている。
この図において，１はＶＣＯ （電圧制御発振器）。
２は外部からの指定により自然数Ｎ（以後チャンネル番
号と言う）の分周比で分周される可変分周器，３は位相
比較器，そして４はループフィルタである。この回路は
，いわゆる位相同期ループ（ ＰＬＬ ）を構成してお
り，その動作はＦ．Ｍ．ガードナーによる” Ｐｈａｓ
ｅｌｏｃｋ Ｔｅｃｈｎｉｑｕｅ ”等の文献からも明
らかなように，位相同期状態においては位、’． ｆＶ
＝ ＮｆＲ となる。但し＋ｆｙはＶＣＯ １の出力周波数，即ち。
号と言う）の分周比で分周される可変分周器，３は位相
比較器，そして４はループフィルタである。この回路は
，いわゆる位相同期ループ（ ＰＬＬ ）を構成してお
り，その動作はＦ．Ｍ．ガードナーによる” Ｐｈａｓ
ｅｌｏｃｋ Ｔｅｃｈｎｉｑｕｅ ”等の文献からも明
らかなように，位相同期状態においては位、’． ｆＶ
＝ ＮｆＲ となる。但し＋ｆｙはＶＣＯ １の出力周波数，即ち。
目的とするシンセサイザの出力周波数，そして。
ｆＲは基準周波数である。チャンネル番号Ｎは外部よシ
指定されるディジタル形式の数値であり，次のごとく２
つの部分に分かれる。
指定されるディジタル形式の数値であり，次のごとく２
つの部分に分かれる。
Ｎ−Ｎｏ＋ｎ ・
ここに、Ｎｏは固定数値、ｎは］、 、 ２ 、３ 、
・・・のうちから選択される可変数値である。
・・・のうちから選択される可変数値である。
さて、この周波数シンセサイザの動作について。
第２図を参照して説明すると１分周動作によってループ
利得は１／Ｎとなり、又、固定遅延τを生ずる。このτ
ば。
利得は１／Ｎとなり、又、固定遅延τを生ずる。このτ
ば。
により表わされる。また、−巡伝達関数Ｇ。（Ｓ）は。
ＳＴ１
そしてＴ、 、 Ｔ２はループ時定数である。いま、ル
と々る。この開ループ伝達関数をボード線図に描くと第
３図のように寿る。分周動作による遅延のため、−巡伝
達関数の位相は大略。
と々る。この開ループ伝達関数をボード線図に描くと第
３図のように寿る。分周動作による遅延のため、−巡伝
達関数の位相は大略。
ωτ＝π／２
すなわち。
に於て位相回りがπとなるから、ループが安定であるた
めには、この点でループ利得が１より十分小さくなくて
はならない。他方９位相余裕を十分とるためには、第３
図よシ分るようにループ時定数をｆ□に対し十分大きく
しなくてはならない。即ち、 ＰＬＬの等価錐音帯域幅
はｆＲに対し十分狭くしなくてはならない。また、良好
な出カスベクトル純度を得るためには２等価雑音帯域幅
をできるだけ広くすることが望ましい。従って、最適と
なるループ定数の範囲は和尚に限られている。
めには、この点でループ利得が１より十分小さくなくて
はならない。他方９位相余裕を十分とるためには、第３
図よシ分るようにループ時定数をｆ□に対し十分大きく
しなくてはならない。即ち、 ＰＬＬの等価錐音帯域幅
はｆＲに対し十分狭くしなくてはならない。また、良好
な出カスベクトル純度を得るためには２等価雑音帯域幅
をできるだけ広くすることが望ましい。従って、最適と
なるループ定数の範囲は和尚に限られている。
ループ利得には。
であり、指定されるチャンネル番号の範囲が広い場合に
は１分周動作によって最低と最高の周波数の間で相当大
きな差が生ずる。又１時に広い周波数範囲に於ては、
ＶＣＯ１の制御電圧対出力周波数の関係（ＦＭ特性）に
非直線歪が生ずることは避けられない。
は１分周動作によって最低と最高の周波数の間で相当大
きな差が生ずる。又１時に広い周波数範囲に於ては、
ＶＣＯ１の制御電圧対出力周波数の関係（ＦＭ特性）に
非直線歪が生ずることは避けられない。
以上の理由により、従来の周波数シンセサイザに於ては
、チャンネル毎にループ定数が変わるから、得られる周
波数ス被りトル純度にばらつきが生じ、特定のチャンネ
ルに於てルーズの動作が不安定になるという欠点があっ
た。
、チャンネル毎にループ定数が変わるから、得られる周
波数ス被りトル純度にばらつきが生じ、特定のチャンネ
ルに於てルーズの動作が不安定になるという欠点があっ
た。
本発明の目的は、上記従来の欠点を除去し、広い周波数
範囲におけるどのチャンネル番号を指定するも、一定の
ループ利得で制御することによって、安定で高純度の可
変周波数出力を得ることのできる周波数シンセサイザを
提供するにある。
範囲におけるどのチャンネル番号を指定するも、一定の
ループ利得で制御することによって、安定で高純度の可
変周波数出力を得ることのできる周波数シンセサイザを
提供するにある。
本発明によれば、基準周波数の入力に対して自然数Ｎ倍
の周波数の出力を発生させるための電圧制御発振器と、
該電圧制御発振器の出力を前記Ｎの分周比で分周する可
変分周器と、該可変分周器の出力と前記基準周波数入力
との位相を比較する位相比較器と、該位相比較器の出力
を別に供給さく５） れる制御信号によって定する増幅率で増幅する可変増幅
器と、該可変増幅器の出力を平滑化して前記電圧制御発
振器を位相制御するループフィルタとを備え、前記自然
数Ｎの値の指定によって、前記可変分周器を制御すると
同時に、前記可変増幅器の増幅率を制御するべく、別に
設けられた変換器を介して前記制御信号を前記可変増幅
器へ供給するようにしたことを特徴とする周波数シンセ
サイザが得られる。
の周波数の出力を発生させるための電圧制御発振器と、
該電圧制御発振器の出力を前記Ｎの分周比で分周する可
変分周器と、該可変分周器の出力と前記基準周波数入力
との位相を比較する位相比較器と、該位相比較器の出力
を別に供給さく５） れる制御信号によって定する増幅率で増幅する可変増幅
器と、該可変増幅器の出力を平滑化して前記電圧制御発
振器を位相制御するループフィルタとを備え、前記自然
数Ｎの値の指定によって、前記可変分周器を制御すると
同時に、前記可変増幅器の増幅率を制御するべく、別に
設けられた変換器を介して前記制御信号を前記可変増幅
器へ供給するようにしたことを特徴とする周波数シンセ
サイザが得られる。
次に２本発明による周波数シンセサイザについて実施例
を挙げ１図面を参照して説明する。
を挙げ１図面を参照して説明する。
第４図は本発明による実施例の構成をブロック図により
示したものである。この図において、５は外部より増幅
率を制御できる直流増幅器、６は指定されたチャンネル
番号Ｎに対して直流増幅器５の増幅率を制御する信号を
発生する変換器である。変換器６は分周によるループ利
得の変化と。
示したものである。この図において、５は外部より増幅
率を制御できる直流増幅器、６は指定されたチャンネル
番号Ｎに対して直流増幅器５の増幅率を制御する信号を
発生する変換器である。変換器６は分周によるループ利
得の変化と。
ＶＣＯ１のＦ’Ｍ特性の非直線歪みを補正するように。
予め指定されるチャンネル番号Ｎに対してプログラムさ
れている。なお、参照符号１〜４ば、第１（６） 図における従来例に同じ符号によって示されているよう
に、それぞれ同じ機能を有するものと理解されたい。
れている。なお、参照符号１〜４ば、第１（６） 図における従来例に同じ符号によって示されているよう
に、それぞれ同じ機能を有するものと理解されたい。
第５図に１．第４図の実施例における動作を説明するた
めの図である。この図を参照し、ループのとなる。上式
に於てＶＣＯ１の変調感度をＫｖ（Ｎ ）。
めの図である。この図を参照し、ループのとなる。上式
に於てＶＣＯ１の変調感度をＫｖ（Ｎ ）。
直流増幅器５の増幅率をｇ（Ｎ）とする。いま、変換器
６によって。
６によって。
となるように増幅率ｇ（Ｎ）を設定するならば。
ループ利得Ｋ。はすべてのチャンネル番号Ｎに対しとな
る。即ち、すべてのチャンネルに対しループ定数が同一
であるから、最適値に設定することが可能となる。
る。即ち、すべてのチャンネルに対しループ定数が同一
であるから、最適値に設定することが可能となる。
第６図は、第４図における直流増幅器に代わって用いら
れるＤ／Ａ変換器５′の例を示したものである。このＤ
／Ａ変換器５′は位相比較器３の出力を基準電圧として
与えられ、それを変換器６より供給される制御信号によ
シ定する増幅率で増幅する。
れるＤ／Ａ変換器５′の例を示したものである。このＤ
／Ａ変換器５′は位相比較器３の出力を基準電圧として
与えられ、それを変換器６より供給される制御信号によ
シ定する増幅率で増幅する。
従って、これが可変利得増幅器として動作するのは明ら
かである。
かである。
第７図は、第４図における変換器６に代わって用いられ
る読出専用メモリ（ＲＯＭ ） ６’の例を示したもの
である。このＲＯＭ ６’は分周比Ｎでメモリ番地が指
定されるが、指定されたメモリの内容に予め増幅器５の
増幅率ｇ（Ｎ）を。
る読出専用メモリ（ＲＯＭ ） ６’の例を示したもの
である。このＲＯＭ ６’は分周比Ｎでメモリ番地が指
定されるが、指定されたメモリの内容に予め増幅器５の
増幅率ｇ（Ｎ）を。
ｇ（Ｎ）＝１＜。 ・□
ＫｐＫｖ（Ｎ）
に設定するように数値を書き込んでおけばよい。
これによって、 ＲＯＭ ６’が変換器６と等価に機能
することは言う丑でもない。
することは言う丑でもない。
以上の説明により明らかなように９本発明によれば、直
流増幅器に於ける利得制御に」：す２分周によるループ
利得の変化及びｖＣＯの非直線歪みが除去され、どのチ
ャンネルに対しても一定のループ利得が得られるから、
ループの定数が最適に設定され、結果として極めて広い
周波数範囲に於ても安定で高純度の周波数可変信号が得
られ、 ＦＤＭＡ方式の通信装置に適用してシステムの
性能を向上すべく大きな効果がある。
流増幅器に於ける利得制御に」：す２分周によるループ
利得の変化及びｖＣＯの非直線歪みが除去され、どのチ
ャンネルに対しても一定のループ利得が得られるから、
ループの定数が最適に設定され、結果として極めて広い
周波数範囲に於ても安定で高純度の周波数可変信号が得
られ、 ＦＤＭＡ方式の通信装置に適用してシステムの
性能を向上すべく大きな効果がある。
第１図は従来の周波数シンセサイザの構成例を示すブロ
ック図、第２図は、第１図における従来例の動作を説明
するための図、第３図は、第２図における開ループ伝達
関数をボード線図で示した一例、第４図は本発明による
実施例の構成を示すブロック図、第５図は、第４図にお
ける実施例の動作を説明するための図、第６図は、第４
図における直流増幅器の他の例を示す図、第７図は、第
４図における変換器の他の例を示す図である。 図において、１はＶＣｏ 、 ２は可変分周器、３は位
相比較器、４はループフィルタ、 ５ 、５’は利得可
変用直流増幅器、 ６ 、６’は変換器である。 第１図 第２図
ック図、第２図は、第１図における従来例の動作を説明
するための図、第３図は、第２図における開ループ伝達
関数をボード線図で示した一例、第４図は本発明による
実施例の構成を示すブロック図、第５図は、第４図にお
ける実施例の動作を説明するための図、第６図は、第４
図における直流増幅器の他の例を示す図、第７図は、第
４図における変換器の他の例を示す図である。 図において、１はＶＣｏ 、 ２は可変分周器、３は位
相比較器、４はループフィルタ、 ５ 、５’は利得可
変用直流増幅器、 ６ 、６’は変換器である。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、基準周波数の入力に対して自然数Ｎ倍の周波数の出
力を発生させるための電圧制御発振器と。 該電圧制御発振器の出力を前記Ｎの分周比で分周する可
変分周器と、該可変分周器の出力と前記基準周波数入力
との位相を比較する位相比較器と。 該位相比較器の出力を別に供給される制御信号によって
定まる増幅率で増幅する可変増幅器と、該可変増幅器の
出力を平滑化して前記電圧制御発振器を位相制御するル
ープフィルタとを備え、前記自然数Ｎの値の指定によっ
て、前記可変分周器を制御すると同時に、前記可変増幅
器の増幅率を制御するべく、別に設けられた変換器を介
して前記制御信号を前記可変増幅器へ供給するようにし
たことを特徴とする周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56117025A JPS5819036A (ja) | 1981-07-28 | 1981-07-28 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56117025A JPS5819036A (ja) | 1981-07-28 | 1981-07-28 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5819036A true JPS5819036A (ja) | 1983-02-03 |
Family
ID=14701575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56117025A Pending JPS5819036A (ja) | 1981-07-28 | 1981-07-28 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819036A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5099257A (ja) * | 1973-12-28 | 1975-08-06 |
-
1981
- 1981-07-28 JP JP56117025A patent/JPS5819036A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5099257A (ja) * | 1973-12-28 | 1975-08-06 |
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