JPH063846B2 - 広帯域ｐｌｌシンセサイザ周波数変調方式 - Google Patents
広帯域ｐｌｌシンセサイザ周波数変調方式Info
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- JPH063846B2 JPH063846B2 JP63112973A JP11297388A JPH063846B2 JP H063846 B2 JPH063846 B2 JP H063846B2 JP 63112973 A JP63112973 A JP 63112973A JP 11297388 A JP11297388 A JP 11297388A JP H063846 B2 JPH063846 B2 JP H063846B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はＰＬＬシンセサイザの周波数変調方式に関す
る。
る。
（従来の技術） 周知のように、ＰＬＬシンセサイザは、基準周波数発振
源からの周波数信号を受ける位相比較器とループフィル
タと電圧制御発振器（以下、ＶＣＯと呼ぶ）及びこのＶ
ＣＯの出力を位相比較器に帰還するための分周器とを含
むＰＬＬ回路を構成要素とする。ＰＬＬシンセサイザの
周波数変調方式としては、ＰＬＬ回路の一箇所、例えば
ＶＣＯ、基準周波数発振源に変調信号を加えるのが一般
的である。
源からの周波数信号を受ける位相比較器とループフィル
タと電圧制御発振器（以下、ＶＣＯと呼ぶ）及びこのＶ
ＣＯの出力を位相比較器に帰還するための分周器とを含
むＰＬＬ回路を構成要素とする。ＰＬＬシンセサイザの
周波数変調方式としては、ＰＬＬ回路の一箇所、例えば
ＶＣＯ、基準周波数発振源に変調信号を加えるのが一般
的である。
（発明が解決しようとする課題） しかしながら、上記方式では、変調周波数対周波数偏移
の特性が平坦にならない。このため、低域周波数から高
域周波数まで平坦特性を要求されるデジタル信号の変調
等には適していない。すなわち、上述のＶＣＯに直接周
波数変調をかける方式においては、ループの自然角周波
数ωｎ以下の変調信号周波数では周波数偏移が低下す
る。一方、上述の基準周波数発振源に直接周波数変調を
かける方式においては、自然角周波数ωｎ以上の変調信
号周波数で周波数偏移が低下してしまう。
の特性が平坦にならない。このため、低域周波数から高
域周波数まで平坦特性を要求されるデジタル信号の変調
等には適していない。すなわち、上述のＶＣＯに直接周
波数変調をかける方式においては、ループの自然角周波
数ωｎ以下の変調信号周波数では周波数偏移が低下す
る。一方、上述の基準周波数発振源に直接周波数変調を
かける方式においては、自然角周波数ωｎ以上の変調信
号周波数で周波数偏移が低下してしまう。
それ故、本発明の技術的課題は、ＰＬＬ回路の１箇所に
変調をかける方法でも、変調信号周波数に無関係に周波
数偏移を一定、平坦にすることのできる広帯域ＰＬＬシ
ンセサイザの周波数変調方式を提供することにある。
変調をかける方法でも、変調信号周波数に無関係に周波
数偏移を一定、平坦にすることのできる広帯域ＰＬＬシ
ンセサイザの周波数変調方式を提供することにある。
本発明の他の技術的課題は、ＶＣＯの発振周波数、すな
わちキャリア周波数（言い換えれば分周数）やＶＣＯ利
得に無関係に周波数偏移を一定にし、広帯域化を実現で
きるようにすることにある。
わちキャリア周波数（言い換えれば分周数）やＶＣＯ利
得に無関係に周波数偏移を一定にし、広帯域化を実現で
きるようにすることにある。
（課題を解決するための手段） 第１の発明によれば、利得Ｋφの位相比較器と伝達関数
Ｆ（ｓ）のループフィルタと利得ＫＶのＶＣＯとこのＶ
ＣＯの出力を分周数Ｎの分周器を通して前記位相比較器
に帰還する回路とを含むＰＬＬ回路と、該ＰＬＬ回路の
変調特性と逆数の関係にある伝達関数を有し変調信号を
処理する等化手段と、この等化手段の出力と前記位相比
較器の出力とを加算して前記ループフィルタに供給する
第１の加算手段とを含み、前記等化手段は、前記変調信
号を入力とする第１，第２の利得調整回路とこれらの利
得調整回路にそれぞれ接続され、前記伝達関数Ｆ（ｓ）
の逆数に比例した第１の伝達関数Ｇ１（ｓ）、前記利得
Ｋφに比例した第２の伝達関数Ｇ２（ｓ）をそれぞれ有
する第１，第２の等化器とを含み、前記第１の利得調整
回路の利得を前記利得ＫＶに反比例するよう制御すると
共に、前記第２の利得調整回路の利得を前記分周数Ｎに
反比例するよう制御するようにしたことを特徴とする広
帯域ＰＬＬシンセサイザ周波数変調方式が得られる。
Ｆ（ｓ）のループフィルタと利得ＫＶのＶＣＯとこのＶ
ＣＯの出力を分周数Ｎの分周器を通して前記位相比較器
に帰還する回路とを含むＰＬＬ回路と、該ＰＬＬ回路の
変調特性と逆数の関係にある伝達関数を有し変調信号を
処理する等化手段と、この等化手段の出力と前記位相比
較器の出力とを加算して前記ループフィルタに供給する
第１の加算手段とを含み、前記等化手段は、前記変調信
号を入力とする第１，第２の利得調整回路とこれらの利
得調整回路にそれぞれ接続され、前記伝達関数Ｆ（ｓ）
の逆数に比例した第１の伝達関数Ｇ１（ｓ）、前記利得
Ｋφに比例した第２の伝達関数Ｇ２（ｓ）をそれぞれ有
する第１，第２の等化器とを含み、前記第１の利得調整
回路の利得を前記利得ＫＶに反比例するよう制御すると
共に、前記第２の利得調整回路の利得を前記分周数Ｎに
反比例するよう制御するようにしたことを特徴とする広
帯域ＰＬＬシンセサイザ周波数変調方式が得られる。
また第２の発明では、前記第１の加算手段の代わりとし
て等化手段の出力と前記ループフィルタの出力とを加算
して前記ＶＣＯに供給する第２の加算手段を用い、等化
手段としては、前記変調信号を入力とする第１，第２の
利得調整回路と該第２の利得調整回路に接続され、伝達
関数Ｇ２（ｓ）／Ｇ１（ｓ）を有する第３の等化器とを
含むものを用い、前記第１，第２の利得調整回路の利得
をそれぞれ、前記利得ＫＶ、分周数Ｎに反比例するよう
に制御することを特徴とする。
て等化手段の出力と前記ループフィルタの出力とを加算
して前記ＶＣＯに供給する第２の加算手段を用い、等化
手段としては、前記変調信号を入力とする第１，第２の
利得調整回路と該第２の利得調整回路に接続され、伝達
関数Ｇ２（ｓ）／Ｇ１（ｓ）を有する第３の等化器とを
含むものを用い、前記第１，第２の利得調整回路の利得
をそれぞれ、前記利得ＫＶ、分周数Ｎに反比例するよう
に制御することを特徴とする。
更に、第３の発明では、前記等化手段として、変調信号
を処理して基準周波数発生手段に供給するようにすると
共に、その構成として前記変調信号を入力とする第１，
第２の利得調整回路と該第１の利得調整回路に接続さ
れ、伝達関数Ｇ１（ｓ）／Ｇ２（ｓ）を有する第４の等
化器とを含むものを用い、前記利得調整回路の利得をそ
れぞれ、前記利得ＫＶ、分周数Ｎに反比例するよう制御
することを特徴とする。
を処理して基準周波数発生手段に供給するようにすると
共に、その構成として前記変調信号を入力とする第１，
第２の利得調整回路と該第１の利得調整回路に接続さ
れ、伝達関数Ｇ１（ｓ）／Ｇ２（ｓ）を有する第４の等
化器とを含むものを用い、前記利得調整回路の利得をそ
れぞれ、前記利得ＫＶ、分周数Ｎに反比例するよう制御
することを特徴とする。
（実施例） 本発明をいくつかの実施例について説明する。
第１図は第１の発明の実施例の主要構成を示す。図にお
いて、基準周波数発振器１で発生された周波数を分周数
Ｍの第１の分周器２で分周して位相比較器３に供給す
る。これらの構成要素の他に、所定の低域通過特性を有
するループフィルタ４、利得ＫＶのＶＣＯ５及びＶＣＯ
５からの発振周波数を分周して位相比較器３に帰還する
分周数Ｎの第２の分周器６とでＰＬＬ回路を構成してい
る。本実施例では、このＰＬＬ回路に変調信号を処理し
て加えるために、第１の等化部９と第１の加算器１０と
を設けたことを特徴とする。すなわち、入力端子７に加
えられた変調信号を第１の等化部９にて処理し、この第
１の等化部９の出力と位相比較器３の出力とを第１の加
算器１０で加算してループフィルタ４に供給するように
している。
いて、基準周波数発振器１で発生された周波数を分周数
Ｍの第１の分周器２で分周して位相比較器３に供給す
る。これらの構成要素の他に、所定の低域通過特性を有
するループフィルタ４、利得ＫＶのＶＣＯ５及びＶＣＯ
５からの発振周波数を分周して位相比較器３に帰還する
分周数Ｎの第２の分周器６とでＰＬＬ回路を構成してい
る。本実施例では、このＰＬＬ回路に変調信号を処理し
て加えるために、第１の等化部９と第１の加算器１０と
を設けたことを特徴とする。すなわち、入力端子７に加
えられた変調信号を第１の等化部９にて処理し、この第
１の等化部９の出力と位相比較器３の出力とを第１の加
算器１０で加算してループフィルタ４に供給するように
している。
本発明の技術的課題は第１の等化器９を以下に説明する
ように構成することで達成される。
ように構成することで達成される。
第１図に示す構成において、変調信号によるＰＬＬシン
セサイザとしての変調特性は次の(1)式で表わされる。
セサイザとしての変調特性は次の(1)式で表わされる。
但し、Δω０（ｓ）：キャリア出力周波数の周波数偏移 ｅｍ（ｓ） ：変調信号入力レベル Ｋφ ：位相比較器３の利得 Ｆ（ｓ） ：ループフィルタ４の伝達関数 Ｇ（ｓ） ：第１の等化部９の伝達関数 ｓ ：演算子 ここで、（１）式の右辺において、 なる条件が成立すれば、 Δω０（ｓ）＝ｅｍ（ｓ）・α …（３） となる。ここで、通常、変調信号入力レベルｅｍ（ｓ）
は変調信号周波数に関係なく一定であるから、周波数偏
移Δω０（ｓ）は変調信号周波数に関係なく平坦特性を
示すことになる。以下に、その実現手段について説明す
る。
は変調信号周波数に関係なく一定であるから、周波数偏
移Δω０（ｓ）は変調信号周波数に関係なく平坦特性を
示すことになる。以下に、その実現手段について説明す
る。
（２）式より、 ここで、 となる。（４）式は、（２）式の条件を達成する手段と
して、伝達関数Ｇ（ｓ）をＡ，Ｂ，Ｇ１（ｓ），Ｇ
２（ｓ）のそれぞれを満足する４つの回路で構成すれば
良いことを示している。
して、伝達関数Ｇ（ｓ）をＡ，Ｂ，Ｇ１（ｓ），Ｇ
２（ｓ）のそれぞれを満足する４つの回路で構成すれば
良いことを示している。
なお、必要な周波数偏移Δω０（ｓ）と供給可能な変調
信号入力レベルｅｍ（ｓ）が分かれば、（３）式を満た
すべく、αは必然的に決定される。すなわち、 ところで、キャリア出力周波数を変える場合は第２の分
周器６の分周数Ｎを変える。この時、実際にはＶＣＯ５
の利得ＫＶも変化する。今、伝達関数Ｇ（ｓ）をある一
定の値に固定した（つまり、Ａ，Ｂを固定値にした）状
態で、キャリア出力周波数を変えると、分周数Ｎや利得
ＫＶが変化しているので、（２）式により、α→α′に
変化してしまう。従って、（３）式より、周波数偏移Δ
ω０（ｓ）→Δω０（ｓ）′に変化してしまう。
信号入力レベルｅｍ（ｓ）が分かれば、（３）式を満た
すべく、αは必然的に決定される。すなわち、 ところで、キャリア出力周波数を変える場合は第２の分
周器６の分周数Ｎを変える。この時、実際にはＶＣＯ５
の利得ＫＶも変化する。今、伝達関数Ｇ（ｓ）をある一
定の値に固定した（つまり、Ａ，Ｂを固定値にした）状
態で、キャリア出力周波数を変えると、分周数Ｎや利得
ＫＶが変化しているので、（２）式により、α→α′に
変化してしまう。従って、（３）式より、周波数偏移Δ
ω０（ｓ）→Δω０（ｓ）′に変化してしまう。
キャリア出力周波数を変えても周波数偏移Δω０（ｓ）
を一定に保つためには、αを一定に保てば良い。そのた
めには、（２）式においては分周数Ｎや利得ＫＶの変化
に対応させて伝達関数Ｇ（ｓ）を変化させれば良い。す
なわち、（４）式においてＡを利得ＫＶに反比例させて
制御することでＡ・ＫＶ＝α（一定）となるようにする
と共に、Ｂを分周数Ｎに反比例させて制御することでＢ
・Ｎ＝α（一定）となるようにすれば良い。これは、Ａ
及びＢを利得調整回路とすることで実現できる。
を一定に保つためには、αを一定に保てば良い。そのた
めには、（２）式においては分周数Ｎや利得ＫＶの変化
に対応させて伝達関数Ｇ（ｓ）を変化させれば良い。す
なわち、（４）式においてＡを利得ＫＶに反比例させて
制御することでＡ・ＫＶ＝α（一定）となるようにする
と共に、Ｂを分周数Ｎに反比例させて制御することでＢ
・Ｎ＝α（一定）となるようにすれば良い。これは、Ａ
及びＢを利得調整回路とすることで実現できる。
第２図は、上記の検討により導かれた伝達関数Ｇ（ｓ）
を実現する等化部９の具体的構成を示す。第２図におい
て、入力端子７に供給された変調信号を２分岐して、一
方を利得Ａ（＝α／Ｋｖ）の第１の利得調整回路１１に
供給し、他方を利得Ｂ（＝α／Ｎ）の第２の利得調整回
路１２に供給する。第１の利得調整回路１１の出力は伝
達関数Ｇ１（ｓ）（＝１／Ｆ（ｓ））の第１の等化器１
３に供給し、第２の利得調整回路１２の出力は伝達関数
Ｇ２（ｓ）（＝Ｋφ／ｓ）の第２の等化器１４に供給す
る。第１，第２の等化器１３，１４の出力は第１の補助
加算器１５で加算して第１の加算器１０（第１図参照）
に加える。言うまでもなく、第１の利得調整回路１１は
利得Ａが利得ＫＶに反比例するよう制御され、第２の利
得調整回路１２は利得Ｂが分周数Ｎに反比例するよう制
御される。このような構成により広帯域のキャリア出力
周波数に対しても周波数偏移を一定に保つことができ
る。なお、第１の補助加算器１５は、第１の加算器１０
にその機能を持たせることで省略しても良い。
を実現する等化部９の具体的構成を示す。第２図におい
て、入力端子７に供給された変調信号を２分岐して、一
方を利得Ａ（＝α／Ｋｖ）の第１の利得調整回路１１に
供給し、他方を利得Ｂ（＝α／Ｎ）の第２の利得調整回
路１２に供給する。第１の利得調整回路１１の出力は伝
達関数Ｇ１（ｓ）（＝１／Ｆ（ｓ））の第１の等化器１
３に供給し、第２の利得調整回路１２の出力は伝達関数
Ｇ２（ｓ）（＝Ｋφ／ｓ）の第２の等化器１４に供給す
る。第１，第２の等化器１３，１４の出力は第１の補助
加算器１５で加算して第１の加算器１０（第１図参照）
に加える。言うまでもなく、第１の利得調整回路１１は
利得Ａが利得ＫＶに反比例するよう制御され、第２の利
得調整回路１２は利得Ｂが分周数Ｎに反比例するよう制
御される。このような構成により広帯域のキャリア出力
周波数に対しても周波数偏移を一定に保つことができ
る。なお、第１の補助加算器１５は、第１の加算器１０
にその機能を持たせることで省略しても良い。
第３図は第２の発明の実施例の主要構成を示し、第１図
と同じ構成要素には同一番号を付している。
と同じ構成要素には同一番号を付している。
この実施例では、入力端子７に加えられた変調信号を第
２の等化部１６にて処理し、この第２の等化部１６の出
力とループフィルタ４の出力とを第２の加算器１７で加
算してＶＣＯ５に供給するようにしている。
２の等化部１６にて処理し、この第２の等化部１６の出
力とループフィルタ４の出力とを第２の加算器１７で加
算してＶＣＯ５に供給するようにしている。
第２の等化部１６は以下の説明にもとづいて構成され
る。
る。
ＰＬＬシンセサイザとしての変調特性は次の(6)式で表
わされる。
わされる。
但し、Ｈ(s)：第２の等化部１６の伝達関数。
第１実施例と同様、(6)式の右辺において、 なる条件が成立すれば、 Δω０（ｓ）＝ｅｍ（ｓ）・α …（８） となり、周波数偏移Δω０（ｓ）を平坦にすることがで
きる。
きる。
（７）式を書きかえると、 但し、Ｈ１（ｓ）＝Ｇ２（ｓ）・Ｆ（ｓ） となる。伝達関数Ｈ（ｓ）を得るために、Ａ，Ｂ，Ｈ１
（ｓ）をそれぞれ満足する３つの回路で第２の等化部１
６を構成する。
（ｓ）をそれぞれ満足する３つの回路で第２の等化部１
６を構成する。
第４図はこのような第２の等化部１６の構成を示す。
第４図において、２分岐した変調信号をそれぞれ、第
１，第２の利得調整回路１１，１２に加え、第２の利得
調整回路１２の出力のみ伝達関数Ｈ１（ｓ）（＝Ｆ
（ｓ）・Ｇ２（ｓ））の第３の等化器１８を通す。第１
の利得調整回路１１の出力と第３の等化器１８の出力と
を第２の補助加算器１９で加算して第２の加算器１７に
供給している。勿論、第１の実施例と同じ理由で第２の
補助加算器１９を省略しても良い。
１，第２の利得調整回路１１，１２に加え、第２の利得
調整回路１２の出力のみ伝達関数Ｈ１（ｓ）（＝Ｆ
（ｓ）・Ｇ２（ｓ））の第３の等化器１８を通す。第１
の利得調整回路１１の出力と第３の等化器１８の出力と
を第２の補助加算器１９で加算して第２の加算器１７に
供給している。勿論、第１の実施例と同じ理由で第２の
補助加算器１９を省略しても良い。
第５図は第３の発明の主要構成を示す。この実施例で
は、基準周波数発振器として変調可能な発振器１′を用
いるようにしている。入力端子７に加えられた変調信号
を第３の等化部２０で処理し、この第３の等化部２０の
出力を基準周波数発振器１′に加える。
は、基準周波数発振器として変調可能な発振器１′を用
いるようにしている。入力端子７に加えられた変調信号
を第３の等化部２０で処理し、この第３の等化部２０の
出力を基準周波数発振器１′に加える。
ＰＬＬシンセサイザとしての変調特性は次の(10)式で表
わされる。
わされる。
Δω０（ｓ） なお、Ｒ（ｓ）：第３の等化部２０の伝達関数 ＫＲ：基準周波数発振器１′の変調感度 (10)式において、 なる条件が成立すれば、 Δω０（ｓ）＝ｅｍ（ｓ）・α …(12) となり、変調特性を平坦にすることができる。
ここで、 となる。
伝達関数Ｒ（ｓ）を得るために、Ａ，Ｂ，Ｃ，Ｒ
１（ｓ）のそれぞれを満足する４つの回路で構成し、
Ａ，Ｂをそれぞれ利得ＫＶ、分周数Ｎに反比例させて制
御することにより、広帯域のキャリア出力周波数の全域
にわたって変調信号周波数特性を一定、平坦にすること
ができる。
１（ｓ）のそれぞれを満足する４つの回路で構成し、
Ａ，Ｂをそれぞれ利得ＫＶ、分周数Ｎに反比例させて制
御することにより、広帯域のキャリア出力周波数の全域
にわたって変調信号周波数特性を一定、平坦にすること
ができる。
第６図はこのような第３の等化部２０の構成を示す。第
６図において、入力端子７からの変調信号を利得Ｃの利
得固定回路２２に供給している。この利得固定回路２２
の出力を２分岐して第１，第２の利得調整回路１１，１
２に供給し、第１の利得調整回路１１の出力のみ伝達関
数Ｒ１（ｓ）（＝Ｇ１（Ｓ）／Ｇ２（Ｓ））の第４の等
化器２１を通す。第２の利得調整回路１２の出力と第４
の等化器２１の出力とを第３の補助加算器２３で加算し
て基準周波数発振器１′に供給している。
６図において、入力端子７からの変調信号を利得Ｃの利
得固定回路２２に供給している。この利得固定回路２２
の出力を２分岐して第１，第２の利得調整回路１１，１
２に供給し、第１の利得調整回路１１の出力のみ伝達関
数Ｒ１（ｓ）（＝Ｇ１（Ｓ）／Ｇ２（Ｓ））の第４の等
化器２１を通す。第２の利得調整回路１２の出力と第４
の等化器２１の出力とを第３の補助加算器２３で加算し
て基準周波数発振器１′に供給している。
なお、上記説明では利得Ｃは一定（すなわち、基準周波
数発振器１′の変調感度ＫＲと第１の分周器２の分周数
Ｍは一定）と考えている。もし、変調感度ＫＲ、分周数
Ｍが変化するのであれば、Ｃは利得調整回路で構成し
て、その利得を変調感度ＫＲに反比例し、分周数Ｍに比
例するように制御すれば良い。また、第１，第２の利得
調整回路の利得制御はＣＰＵにより行われる。すなわ
ち、この種のシンセサイザはＣＰＵの制御下におかれる
のが普通であり、本発明の場合、ＣＰＵは従来の制御の
他に、利得ＫＶ、分周数Ｎの入力データに応じて第１，
第２の利得調整回路の利得を制御する。
数発振器１′の変調感度ＫＲと第１の分周器２の分周数
Ｍは一定）と考えている。もし、変調感度ＫＲ、分周数
Ｍが変化するのであれば、Ｃは利得調整回路で構成し
て、その利得を変調感度ＫＲに反比例し、分周数Ｍに比
例するように制御すれば良い。また、第１，第２の利得
調整回路の利得制御はＣＰＵにより行われる。すなわ
ち、この種のシンセサイザはＣＰＵの制御下におかれる
のが普通であり、本発明の場合、ＣＰＵは従来の制御の
他に、利得ＫＶ、分周数Ｎの入力データに応じて第１，
第２の利得調整回路の利得を制御する。
（発明の効果） 以上説明してきたように、本発明によれば、利得調整回
路、等化器を含む等化部で変調信号を処理することによ
り、変調信号をＰＬＬシンセサイザのループの１箇所に
加える方法でも、変調信号周波数やキャリア出力周波数
に無関係に周波数偏移を一定にすることができる。それ
故、本発明によればデジタル信号の変調にも適したＰＬ
Ｌシンセサイザを提供できる。
路、等化器を含む等化部で変調信号を処理することによ
り、変調信号をＰＬＬシンセサイザのループの１箇所に
加える方法でも、変調信号周波数やキャリア出力周波数
に無関係に周波数偏移を一定にすることができる。それ
故、本発明によればデジタル信号の変調にも適したＰＬ
Ｌシンセサイザを提供できる。
第１図は第１の発明の構成を示すブロック図、第２図は
第１図における第１の等化部の構成を示すブロック図、
第３図は第２の発明の構成を示すブロック図、第４図は
第３図の第２の等化部の構成を示すブロック図、第５図
は第３の発明の構成を示すブロック図、第６図は第５図
の第３の等化部の構成を示すブロック図。 図中、７は変調信号の入力端子、８は入力端子、１１は
第１の利得調整回路、１２は第２の利得調整回路。
第１図における第１の等化部の構成を示すブロック図、
第３図は第２の発明の構成を示すブロック図、第４図は
第３図の第２の等化部の構成を示すブロック図、第５図
は第３の発明の構成を示すブロック図、第６図は第５図
の第３の等化部の構成を示すブロック図。 図中、７は変調信号の入力端子、８は入力端子、１１は
第１の利得調整回路、１２は第２の利得調整回路。
Claims (3)
- 【請求項１】利得Ｋφの位相比較器と伝達関数Ｆ（ｓ）
のループフィルタと利得ＫＶの電圧制御発振器と該電圧
制御発振器の出力を分周数Ｎの分周器を通して前記位相
比較器に帰還する回路とを含むＰＬＬ回路と、該ＰＬＬ
回路の変調特性と逆数の関係にある伝達関数を有し変調
信号を処理する等化手段と、該等化手段の出力と前記位
相比較器の出力とを加算して前記ループフィルタに供給
する加算手段とを含み、前記等化手段は、前記変調信号
を入力とする第１，第２の利得調整回路とこれらの利得
調整回路にそれぞれ接続され、前記伝達関数Ｆ（ｓ）の
逆数に比例した第１の伝達関数Ｇ１（ｓ）、前記利得Ｋ
φに比例した第２の伝達関数Ｇ２（ｓ）をそれぞれ有す
る第１，第２の等化器とを含み、前記第１の利得調整回
路の利得を前記利得ＫＶに反比例するよう制御すると共
に、前記第２の利得調整回路の利得を前記分周数Ｎに反
比例するよう制御するようにしたことを特徴とする広帯
域ＰＬＬシンセサイザ周波数変調方式。 - 【請求項２】利得Ｋφの位相比較器と伝達関数Ｆ（ｓ）
のループフィルタと利得ＫＶの電圧制御発振器と該電圧
制御発振器の出力を分周数Ｎの分周器を通して前記位相
比較器に帰還する回路とを含むＰＬＬ回路と、該ＰＬＬ
回路の変調特性と逆数の関係にある伝達関数を有し変調
信号を処理する等化手段と、該等化手段の出力と前記ル
ープフィルタの出力とを加算して前記電圧制御発振器に
供給する加算手段とを含み、前記等化手段は、前記変調
信号を入力とする第１，第２の利得調整回路と該第２の
利得調整回路に接続され、伝達関数Ｇ２（ｓ）／Ｇ
１（ｓ）（但し、Ｇ１（ｓ）は前記伝達関数Ｆ（ｓ）の
逆数に比例した第１の伝達関数、Ｇ２（ｓ）は前記利得
Ｋφに比例した第２の伝達関数）を有する等化器とを含
み、前記第１の利得調整回路の利得を前記利得ＫＶに反
比例するよう制御すると共に、前記第２の利得調整回路
の利得を前記分周数Ｎに反比例するよう制御するように
したことを特徴とする広帯域ＰＬＬシンセサイザ周波数
変調方式。 - 【請求項３】基準周波数発生手段と利得Ｋφの位相比較
器と伝達関数Ｆ（ｓ）のループフィルタと利得ＫＶの電
圧制御発振器と該電圧制御発振器の出力を分周数Ｎの分
周器を通して前記位相比較器に帰還する回路とを含むＰ
ＬＬ回路と、該ＰＬＬ回路の変調特性と逆数の関係にあ
る伝達関数を有し変調信号を処理して前記基準周波数発
生手段に供給する等化手段とを含み、該等化手段は、前
記変調信号を入力とする利得固定回路と該利得固定回路
の出力を入力とする第１，第２の利得調整回路と該第１
の利得調整回路に接続され、伝達関数Ｇ１（ｓ）／Ｇ２
（ｓ）（但し、Ｇ１（ｓ）は前記伝達関数Ｆ（ｓ）の逆
数に比例した第１の伝達関数、Ｇ２（ｓ）は前記利得Ｋ
φに比例した第２の伝達関数）を有する等化器とを含
み、前記第１の利得調整回路の利得を前記利得ＫＶに反
比例するよう制御すると共に、前記第２の利得調整回路
の利得を前記分周数Ｎに反比例するよう制御するように
したことを特徴とする広帯域ＰＬＬシンセサイザ周波数
変調方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63112973A JPH063846B2 (ja) | 1988-05-10 | 1988-05-10 | 広帯域ｐｌｌシンセサイザ周波数変調方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63112973A JPH063846B2 (ja) | 1988-05-10 | 1988-05-10 | 広帯域ｐｌｌシンセサイザ周波数変調方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01284021A JPH01284021A (ja) | 1989-11-15 |
| JPH063846B2 true JPH063846B2 (ja) | 1994-01-12 |
Family
ID=14600196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63112973A Expired - Fee Related JPH063846B2 (ja) | 1988-05-10 | 1988-05-10 | 広帯域ｐｌｌシンセサイザ周波数変調方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063846B2 (ja) |
-
1988
- 1988-05-10 JP JP63112973A patent/JPH063846B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01284021A (ja) | 1989-11-15 |
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Legal Events
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