JPH01273407A - 広帯域pllシンセサイザ変調方式 - Google Patents
広帯域pllシンセサイザ変調方式Info
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- JPH01273407A JPH01273407A JP63103702A JP10370288A JPH01273407A JP H01273407 A JPH01273407 A JP H01273407A JP 63103702 A JP63103702 A JP 63103702A JP 10370288 A JP10370288 A JP 10370288A JP H01273407 A JPH01273407 A JP H01273407A
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- Japan
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- modulation signal
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- adjustment circuit
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- 238000000034 method Methods 0.000 claims description 8
- 230000035945 sensitivity Effects 0.000 abstract description 10
- 230000005540 biological transmission Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/0975—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation in the phase locked loop at components other than the divider, the voltage controlled oscillator or the reference clock
-
- H—ELECTRICITY
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- H03C—MODULATION
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- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/0941—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation at more than one point in the loop
-
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- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/095—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation to the loop in front of the voltage controlled oscillator
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- H03C—MODULATION
- H03C2200/00—Indexing scheme relating to details of modulators or modulation methods covered by H03C
- H03C2200/0037—Functional aspects of modulators
- H03C2200/005—Modulation sensitivity
-
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- H03C2200/00—Indexing scheme relating to details of modulators or modulation methods covered by H03C
- H03C2200/0037—Functional aspects of modulators
- H03C2200/005—Modulation sensitivity
- H03C2200/0054—Filtering of the input modulating signal for obtaining a constant sensitivity of frequency modulation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明はPLLシンセサイザの変調方式に関する。
(従来の技術)
この種の変調方式の基本例を第3図を参照して説明する
。
。
第3図において、発振器1で発生された基準周波数を分
周数Mの第1の分周器2で分周して位相比較器3に供給
する0位相比較器3、所定の低域通過特性を有するルー
プフィルタ4、利得Kvの電圧制御発振器(以下、VC
Oと呼ぶ)5及びVCO5からの発振周波数を分周し位
相比較器3にフィードバックする分周数Nの第2の分周
器6とでPLL回路を梢成し、このPLL回路に2つの
回路により変調信号入力端子7からの変調信号を加える
ようにしている。2つの回路のうち第1の回路は、位相
比較器3とループフィルタ4との間に第1の加算器8を
設け、補正回路(積分器)9を通した変調信号を位相比
較器3の出力に加算してループフィルタ4に供給する回
路である。第2の回路は、ループフィルタ4とVCO5
との間に第2の加算器10を設け、変調信号をループフ
ィルタ4の出力に加算してVCO5に供給する回路であ
る。
周数Mの第1の分周器2で分周して位相比較器3に供給
する0位相比較器3、所定の低域通過特性を有するルー
プフィルタ4、利得Kvの電圧制御発振器(以下、VC
Oと呼ぶ)5及びVCO5からの発振周波数を分周し位
相比較器3にフィードバックする分周数Nの第2の分周
器6とでPLL回路を梢成し、このPLL回路に2つの
回路により変調信号入力端子7からの変調信号を加える
ようにしている。2つの回路のうち第1の回路は、位相
比較器3とループフィルタ4との間に第1の加算器8を
設け、補正回路(積分器)9を通した変調信号を位相比
較器3の出力に加算してループフィルタ4に供給する回
路である。第2の回路は、ループフィルタ4とVCO5
との間に第2の加算器10を設け、変調信号をループフ
ィルタ4の出力に加算してVCO5に供給する回路であ
る。
この方式は、音声信号とディジタル信号の両信号で変調
をかける際に、変調信号の全周波数帯域において周波数
特性を平坦にすることができる。
をかける際に、変調信号の全周波数帯域において周波数
特性を平坦にすることができる。
しかしながら、VCO5の発振周波数、すなわちキャリ
ア周波数の帯域幅が広い場合には、キャリア周波数によ
って第2の分周器6の分周数N(場合によってはVCO
5の利得に、)が変化するため、変調感度が変化すると
いう欠点がある。
ア周波数の帯域幅が広い場合には、キャリア周波数によ
って第2の分周器6の分周数N(場合によってはVCO
5の利得に、)が変化するため、変調感度が変化すると
いう欠点がある。
このような欠点を解消した改良例として、第4図に示し
たものがある。第3図と同じ部分には同一番号を付し、
説明は省略する。この方式では、第3図に示した利得固
定型の位相比較器3の代わりに利得可変型の位相比較器
3′を用いて第1のD−A変換器12で利得を制御し、
変調信号入力線路には第2のD−A変換器13、増幅器
14を設けて、変調信号入力レベルを制御するようにし
ている。具体的に言えば、位相比較器3′の利得を、第
1のD−A変換器12により分周数Nに比例し、かつV
CO5の利得に、に反比例するように制御すると共に、
変調信号入力レベルを、第2のD−A変換器13により
利得に、に反比例するように制御している。
たものがある。第3図と同じ部分には同一番号を付し、
説明は省略する。この方式では、第3図に示した利得固
定型の位相比較器3の代わりに利得可変型の位相比較器
3′を用いて第1のD−A変換器12で利得を制御し、
変調信号入力線路には第2のD−A変換器13、増幅器
14を設けて、変調信号入力レベルを制御するようにし
ている。具体的に言えば、位相比較器3′の利得を、第
1のD−A変換器12により分周数Nに比例し、かつV
CO5の利得に、に反比例するように制御すると共に、
変調信号入力レベルを、第2のD−A変換器13により
利得に、に反比例するように制御している。
(発明が解決しようとする課題)
第4図の方式では広帯域のキャリア周波数であっても変
調感度の変化を抑制できるが、利得可変型の位相比較器
を必要とする。しかしながら、利得可変型の位相比較器
は、特殊なタイプであり、品種が少なくて高価であると
いう欠点がある。
調感度の変化を抑制できるが、利得可変型の位相比較器
を必要とする。しかしながら、利得可変型の位相比較器
は、特殊なタイプであり、品種が少なくて高価であると
いう欠点がある。
以上の点に鑑み、本発明の技術的課題は、利得固定型の
位相比較器を使用し、変調信号の全周波数帯域で変調感
度が平坦なだけでなく、キャリア周波数やvCOの利得
に無関係に変調感度が一定の広帯域PLLシンセサイザ
の変調方式を提供することにある。
位相比較器を使用し、変調信号の全周波数帯域で変調感
度が平坦なだけでなく、キャリア周波数やvCOの利得
に無関係に変調感度が一定の広帯域PLLシンセサイザ
の変調方式を提供することにある。
(課題を解決するための手段)
第1の発明では、位相比較器とループフィルタと利得K
vの電圧制御発振器と該電圧制御発振器の出力を分周数
Nの分周器を通して前記位相比較器にフィードバックす
る回路とを含むPLL回路に、変調信号を補正回路を通
した後前記位相比較器の出力と加算して前記ループフィ
ルタに供給する第1の加算回路と、前記変調信号と前記
ループフィルタ出力とを加算して前記電圧制御発振器に
供給する第2の加算回路とを設けたPLLシンセサイザ
において、前記補正回路への前記変調信号入力線路、前
記第2の加算器への前記変調信号入力線路にそれぞれ、
第1、第2の利得調整回路を設け、前記第1の利得調整
回路の利得G、を前記分周数Nに反比例させて制御する
と共に、前記第2の利得調整回路の利得G2を前記利得
に、に反比例させて制御するようにしたことを特徴とす
る。
vの電圧制御発振器と該電圧制御発振器の出力を分周数
Nの分周器を通して前記位相比較器にフィードバックす
る回路とを含むPLL回路に、変調信号を補正回路を通
した後前記位相比較器の出力と加算して前記ループフィ
ルタに供給する第1の加算回路と、前記変調信号と前記
ループフィルタ出力とを加算して前記電圧制御発振器に
供給する第2の加算回路とを設けたPLLシンセサイザ
において、前記補正回路への前記変調信号入力線路、前
記第2の加算器への前記変調信号入力線路にそれぞれ、
第1、第2の利得調整回路を設け、前記第1の利得調整
回路の利得G、を前記分周数Nに反比例させて制御する
と共に、前記第2の利得調整回路の利得G2を前記利得
に、に反比例させて制御するようにしたことを特徴とす
る。
第2の発明では、前記第1の利得調整回路を前記補正回
路、前記第2の加算器に共通の変調信号入力線路に設け
、前記第2の加算器への変調信号入力線路には、前記第
2の利得!g整回路の代わりに利得G 2 / G +
を有する第3の利得調整回路を設け、前記第1の利得調
整回路の利得G、を前記分周数Nに反比例させて制御す
ると共に、前記利得G 2 / G +を前記分周数N
に比例させかつ前記利得に、に反比例させて制御するよ
うにしたことを特徴とする。
路、前記第2の加算器に共通の変調信号入力線路に設け
、前記第2の加算器への変調信号入力線路には、前記第
2の利得!g整回路の代わりに利得G 2 / G +
を有する第3の利得調整回路を設け、前記第1の利得調
整回路の利得G、を前記分周数Nに反比例させて制御す
ると共に、前記利得G 2 / G +を前記分周数N
に比例させかつ前記利得に、に反比例させて制御するよ
うにしたことを特徴とする。
(実施例)
第1図は本発明の第1の実施例を示し、第3図と同じ部
分には同一番号を付し、説明は省略する。
分には同一番号を付し、説明は省略する。
本実施例では補正回路9に至る変調信号入力線路に利得
G、の第1の利得調整回路15を設けて利得G1を第2
の分周器6の分周数Nに反比例するように制御し、第2
の加算器10に至る変調信号入力線路には利得G2の第
2の利得調整回路16を設けて利得G2をVCO5の利
得に、に反比例するように制御することを特徴とする。
G、の第1の利得調整回路15を設けて利得G1を第2
の分周器6の分周数Nに反比例するように制御し、第2
の加算器10に至る変調信号入力線路には利得G2の第
2の利得調整回路16を設けて利得G2をVCO5の利
得に、に反比例するように制御することを特徴とする。
以下にその理由を説明する。
第1図のように組成されたPLLシンセサイザの変調特
性は次式で表わされる。
性は次式で表わされる。
Δωo (S)==e、(S) ・Kv ・Gx
・但し、Δω、 (S) :キャリア周波数の周波
数漏拶e、(S):変調信号入力レベル に、二位相比較器3の利得(一定) F(S):ループフィルタ4の伝達間数G(S) :補
正回路9の伝達関数 ここで、 とすれば、 Δω(+ (S) =C,(S) ・K、 ・G2
・”(3)となる、補正回19は積分器であり、そ
の伝達間数G (S)を、 (但し、τ:積分器の時定数)とおけば、(2)式4式
% (4)式より、 へ となる、(5)式を満足させながら、(3)式の右辺を
、 K、・G2=C(一定) ・・・(6)とでき
れば、キャリア周波数、変調信号周波数めいずれにも関
係なくΔω。(S)を一定、平坦にできる。
・但し、Δω、 (S) :キャリア周波数の周波
数漏拶e、(S):変調信号入力レベル に、二位相比較器3の利得(一定) F(S):ループフィルタ4の伝達間数G(S) :補
正回路9の伝達関数 ここで、 とすれば、 Δω(+ (S) =C,(S) ・K、 ・G2
・”(3)となる、補正回19は積分器であり、そ
の伝達間数G (S)を、 (但し、τ:積分器の時定数)とおけば、(2)式4式
% (4)式より、 へ となる、(5)式を満足させながら、(3)式の右辺を
、 K、・G2=C(一定) ・・・(6)とでき
れば、キャリア周波数、変調信号周波数めいずれにも関
係なくΔω。(S)を一定、平坦にできる。
(6)式より、
(7)式を(5)式に代入して、
(但し、β=C・τ・K4) ・・・(8)(7)
、 (8)式により、G+を分周数Nに反比例させて制
御し、G窃を利得に、に反比例させて制御することによ
り課題を達成できることが理解できよう、なお、上記制
御はCPU (図示せず)により行われる。fQIち、
CPUは分周数N、利得に1等の入力データに応じて第
1の利得調整回路15の利得G1を分周数Nに反比例す
るように制御し、第2の利得調整回路の利得G2をVC
O5の利得に、に反比例するように制御する。
、 (8)式により、G+を分周数Nに反比例させて制
御し、G窃を利得に、に反比例させて制御することによ
り課題を達成できることが理解できよう、なお、上記制
御はCPU (図示せず)により行われる。fQIち、
CPUは分周数N、利得に1等の入力データに応じて第
1の利得調整回路15の利得G1を分周数Nに反比例す
るように制御し、第2の利得調整回路の利得G2をVC
O5の利得に、に反比例するように制御する。
なお、第1図においてキャリア周波数に関係な(VCO
5の利得に、(=変調感度)を一定にできれば(実願昭
56−142895号参照)、第2の利得liI整回路
16の利得G2を固定とすることができ、この場合筒1
の利得調整回路15の利得G1を分周数Nに反比例させ
て制御するだけで良い。
5の利得に、(=変調感度)を一定にできれば(実願昭
56−142895号参照)、第2の利得liI整回路
16の利得G2を固定とすることができ、この場合筒1
の利得調整回路15の利得G1を分周数Nに反比例させ
て制御するだけで良い。
第2図は本発明の第2の実施例を示す6本実施例の特徴
は、利得G1の第1の利得調整回路15を補正回路9と
第2の加算器10に共通の変調信号入力線路に設けて利
得G、を分周器Nに反比例させて制御し、第2の加算器
10への変調信号入力線路回路17を設けて利得G2’
を分周数Nに比例させ、かつVCO5の利得に、に反比
例させて制御することにある。これは以下の理由にもと
づく。
は、利得G1の第1の利得調整回路15を補正回路9と
第2の加算器10に共通の変調信号入力線路に設けて利
得G、を分周器Nに反比例させて制御し、第2の加算器
10への変調信号入力線路回路17を設けて利得G2’
を分周数Nに比例させ、かつVCO5の利得に、に反比
例させて制御することにある。これは以下の理由にもと
づく。
すなわち、第1図における第1、第2の加算器8.10
への変調信号人力Vl、V2はそれぞれ、V+ =ee
a (S) ・GI ・G(S) O: −一方
、第2図の例では ■+ ””em (S) ・GI−G(s) oc
−となり、本実施例においても第1の実施例と同じ効
果が得られる。
への変調信号人力Vl、V2はそれぞれ、V+ =ee
a (S) ・GI ・G(S) O: −一方
、第2図の例では ■+ ””em (S) ・GI−G(s) oc
−となり、本実施例においても第1の実施例と同じ効
果が得られる。
(発明の効果)
以上説明してきたように、本発明によれば、広帯域PL
Lシンセサイザにおいて2個所から変調信号を加えるに
際し利得調整回路を設けてそれぞれの変調信号レベルを
あらかじめ定められた関係にもとづいて制御できるよう
にしたことにより、利得固定型の位相比較器を用いてキ
ャリア周波数や■CO利得に関係なく変調感度を一定に
でき、しかも変調信号の全周波数帯域で変調感度の平坦
な変調方式を提供できる。利得固定型の位相比較器は利
得可変型のものに比べて品種が多く安価であり、したが
って安価な広帯域PLLシンセサイザを提供できる。
Lシンセサイザにおいて2個所から変調信号を加えるに
際し利得調整回路を設けてそれぞれの変調信号レベルを
あらかじめ定められた関係にもとづいて制御できるよう
にしたことにより、利得固定型の位相比較器を用いてキ
ャリア周波数や■CO利得に関係なく変調感度を一定に
でき、しかも変調信号の全周波数帯域で変調感度の平坦
な変調方式を提供できる。利得固定型の位相比較器は利
得可変型のものに比べて品種が多く安価であり、したが
って安価な広帯域PLLシンセサイザを提供できる。
第1図、第2図はそれぞれ本発明の第1、第2の実施例
のブロック図、第3図、第4図はそれぞれ従来例のブロ
ック図。 図中、7は変調信号入力端子、11は出力端子、15は
第1の利得調整回路、16は第2の利得調整回路、17
は第3の利得調整回路。 手続有1正書(自発) 昭和63年6月3日
のブロック図、第3図、第4図はそれぞれ従来例のブロ
ック図。 図中、7は変調信号入力端子、11は出力端子、15は
第1の利得調整回路、16は第2の利得調整回路、17
は第3の利得調整回路。 手続有1正書(自発) 昭和63年6月3日
Claims (1)
- 【特許請求の範囲】 1、位相比較器とループフィルタと利得K_vの電圧制
御発振器と該電圧制御発振器の出力を分周数Nの分周器
を通して前記位相比較器にフィードバックする回路とを
含むPLL回路に、変調信号を補正回路を通した後前記
位相比較器の出力と加算して前記ループフィルタに供給
する第1の加算回路と、前記変調信号と前記ループフィ
ルタ出力とを加算して前記電圧制御発振器に供給する第
2の加算回路とを設けたPLLシンセサイザにおいて、
前記補正回路への前記変調信号入力線路、前記第2の加
算器への前記変調信号入力線路にそれぞれ、第1、第2
の利得調整回路を設け、前記第1の利得調整回路の利得
G_1を前記分周数Nに反比例させて制御すると共に、
前記第2の利得調整回路の利得G_2を前記利得K_v
に反比例させて制御するようにしたことを特徴とする広
帯域PLLシンセサイザ変調方式。 2、請求項1記載の広帯域PLLシンセサイザ変調方式
において、前記第1の利得調整回路を前記補正回路、前
記第2の加算器に共通の変調信号入力線路に設け、前記
第2の加算器への変調信号入力線路には、前記第2の利
得調整回路の代わりに利得G_2/G_1を有する第3
の利得調整回路を設け、前記第1の利得調整回路の利得
G_1を前記分周数Nに反比例させて制御すると共に、
前記利得G_2/G_1を前記分周数Nに比例させかつ
前記利得K_vに反比例させて制御するようにしたこと
を特徴とする広帯域PLLシンセサイザ変調方式。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63103702A JPH063845B2 (ja) | 1988-04-26 | 1988-04-26 | 広帯域pllシンセサイザ変調方式 |
US07/343,484 US4942374A (en) | 1988-04-26 | 1989-04-25 | Phase-locked loop type synthesizer having modulation function |
CA000597908A CA1318369C (en) | 1988-04-26 | 1989-04-26 | Phase-locked loop type synthesizer having modulation function |
DE89107549T DE68908245T2 (de) | 1988-04-26 | 1989-04-26 | Synthetisierer mit Phasenregelkreis für Modulation. |
EP89107549A EP0339605B1 (en) | 1988-04-26 | 1989-04-26 | Phase-locked loop type synthesizer having modulation function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63103702A JPH063845B2 (ja) | 1988-04-26 | 1988-04-26 | 広帯域pllシンセサイザ変調方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01273407A true JPH01273407A (ja) | 1989-11-01 |
JPH063845B2 JPH063845B2 (ja) | 1994-01-12 |
Family
ID=14361087
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63103702A Expired - Fee Related JPH063845B2 (ja) | 1988-04-26 | 1988-04-26 | 広帯域pllシンセサイザ変調方式 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4942374A (ja) |
EP (1) | EP0339605B1 (ja) |
JP (1) | JPH063845B2 (ja) |
CA (1) | CA1318369C (ja) |
DE (1) | DE68908245T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012509607A (ja) * | 2008-11-18 | 2012-04-19 | ジェナム コーポレイション | 畳み込み逐次型適応等化器 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5230088A (en) * | 1991-10-24 | 1993-07-20 | Symbol Technologies, Inc. | Radio transceiver and related method of frequency control |
US5542095A (en) * | 1993-08-24 | 1996-07-30 | Pacific Communication Sciences | Frequency Reference Compensation |
US5487183A (en) * | 1994-04-04 | 1996-01-23 | Nanni; Peter | Method and apparatus for a data transmitter |
US5666321A (en) * | 1995-09-01 | 1997-09-09 | Micron Technology, Inc. | Synchronous DRAM memory with asynchronous column decode |
US6674331B2 (en) * | 2001-11-09 | 2004-01-06 | Agere Systems, Inc. | Method and apparatus for simplified tuning of a two-point modulated PLL |
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