CN102291125B - 自动校准分数型锁相回路的快速锁相系统 - Google Patents

自动校准分数型锁相回路的快速锁相系统 Download PDF

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Abstract

本发明涉及一种自动校准分数型锁相回路的快速锁相系统，针对目前的FLL(频率锁定回路)提供一个第二反馈回路，使得信号在频率锁定回路切断，系统进入相位锁定回路模式前依循N倍分频器-相频检测器-电荷泵-回路滤波器的路径传输，直到到达所需的锁定条件。该回路将FLL DAC输出电压与回路滤波器输出电压比较，根据比较结果去调整分频器的除数。第二反馈回路稳定后，回路滤波器输出的电压将与驱动压控振荡器达到锁频所需的电压值相等，相频检测器输入端的相位差对电荷泵产生一个零平均电流。当此情况达成，该回路已经处于相位锁定，且从频率锁定回路模式到相位锁定回路模式的锁定过渡时间将达最短。

Description

自动校准分数型锁相回路的快速锁相系统
技术领域
本发明有关于可自动校准的分数型锁相回路(phase lock loop，PLL)，尤指一种具有缩短及改进初始锁定时间的可自动校准的分数型PLL。
背景技术
许多具有集成电感电容压控振荡器(LC VCO)的PLL IC利用数位可编程粗调指令与微调变容器并行。这些PLL需要数位粗调系统以为VCO选择适当的数位粗调指令。此外，为了减小由于VCO调谐增益(tuning gain)(Kv)变化导致的PLL频宽的变化，VCO调谐增益Kv可以藉由调节电荷泵(charge pump)的电流来测量和补偿。如图9所示，藉由改变电荷泵706的输出电压，频率锁定回路(frequencylocked loop，FLL)系统能够被用来选择适当的数位粗调指令ct_val和测量、补偿VCO调谐增益。FLL与PLL不同之处在于，FLL是检测频率误差，使频率误差趋向于零，而PLL是检测相位误差，使相位误差趋向于零。由于在FLL中VCO并不像积分器一样把电压转换为相位，FLL是一种第一型(单一积分器)的控制回路。第一型的控制回路可以为快速的暂态回应而设计。因为FLL内部简单且暂态回应快，所以FLL被用于粗调(CT)和增益(Kv)校准。
依粗调校准次序，FLL直接控制VCO粗调(ct_val)。粗调FLL包括数位频率检测器1006、粗调数位回路滤波器1206以及VCO 106。增益校准FLL包含数位频率检测器1006、增益补偿数位回路滤波器1106、数位模拟转换器(DAC)506、以及VCO 106。依粗调次序，粗调数位回路滤波器1206提供一数位粗调指令ct_val至VCO 106的粗调输入端。依增益校准次序，增益补偿数位回路滤波器1106驱动DAC 506藉由VCO 106的Vtune模拟输入端提供VCO微调电压。粗调以及增益校准步骤完成后，系统退出FLL模式，进入PLL模式。图9所示电路中，虽然FLL趋于零频率误差很快，且PLL模式是以零频率误差启动，但是其仍需要很长的时间锁定相位。PLL的锁相时间主要与相频检测器(PFD)606输入端的初始相位误差有关。由于FLL追踪的是频率而不是相位，所以在FLL模式下，任何从分频器906到相频检测器606、电荷泵(CP)706、及回路滤波器(LPF)806所传输的信号均可以忽略，而且初始相位误差是随机的，因此PFD 606输入端的相位仍为随机且无法确定。即使VCO的初始频率误差接近于零，但是因为校准后相位误差可能是任何值，所以锁定PLL需要相对很长的时间。
图1、图2为已知技术中三阶相位检测器的示意图及相对应的状态图。图3至图6所示为相位检测器以UP＝0，DN＝0作为重置状态首次初始化时，相位误差值的四种不同情况。这些图所显示的例子中频率误差均为零(即，Fv的周期等于Fr的周期)，如同图9所示系统从FLL切换到PLL模式的情况。
图3至图6显示参考频率(Fr)、分频器906所产生的除频后的频率(Fv)和上拉电压(PU)信号以及下拉电压(PD)信号之间的关系。PFD 606接收Fr和Fv，然后根据Fr和Fv之间的相位差提供PU、PD信号给电荷泵706。这些图假设系统具有正的增益和同相回路滤波器(PU将VCO推升至较高的频率，而PD将VCO下拉至较低的频率)。具有负增益和反相回路滤波器的系统可以相对应地调整其极性。
图3所示Fv的边缘稍微落后Fr的边缘，因此提供PU信号使VCO加速，使得Fv赶上Fr。图4所示Fr的边缘稍微落后Fv的边缘，因此提供PD信号使VCO减慢，使得Fr赶上Fv。在图3、图4所示例子中，为了使相位加速或者减速，PLL将迫使VCO远离零频率误差，因此Fv可以透过提早产生而加速或者是延迟产生而减慢。由于图3、图4所示的相位误差相对很小，且回路将VCO推向正确的方向，所以锁定时间不会很长。
图5、图6所示需要很长锁定时间的例子，图5所示Fv的第一上升缘稍微早于Fr的第二上升缘，Fv和Fr的频率相同。然而，由于Fr第一上升缘被忽略，PU信号被提供用于使VCO加速以使得Fv赶上Fr。图6所示Fr的第一上升缘稍微早于Fv的第二上升缘，因此提供PD信号减慢VCO以使得Fv减慢且与Fr同步。图5、图6所示的例子中，为增加或者减去一个完整的时钟周期，PLL迫使VCO远离零频率误差。即使图5、图6中初始频率误差为零，这仍然将使得PLL出现一个显著的锁定时间。
图7所示为现有技术VCO的VCO频率与调谐电压Vtune之间的关系图。在图6所示的相位误差下，如果系统要将PLL锁定在频率F1，那么PLL的反应将显得VCO似乎运作的过快，系统将使得VCO减慢。因为VCO必须减慢一个完整的周期，调谐电压将会被推向到左边，因为VCO/LPF不可能低于最低调谐电压，调谐电压将会快速达到关系曲线的底端。图8显示在上述的情况下调谐电压随时间变化的图。如果VCO调频范围很宽，则PFD可以在频率上推进VCO和Fv达到图5、图6中所示的忽略/增加一个周期的频率。这样，因为关系曲线底部的非线性部分不会被碰触到，所以将使得锁定时间缩短。然而，由于减少相位噪音需要一个低增益，在多数应用中，宽的调谐范围对VCO是不实际的。
在改进锁相时间方面，有几篇美国专利公开有采用类似“换档”的方法。美国专利第6,906,565号公开了一种快速锁相的锁相回路及其方法。美国专利第6,504,437号公开了一种具有换档控制的低噪音快速锁相锁相回路。美国专利第6,940,356号公开了一种降低PLL锁相时间的电路。这些专利揭示了在锁相期间提高PLL的频宽，而锁定后为了降低噪音减小PLL频宽。藉由改变电荷泵的电流及/或回路滤波器电阻值来改变频宽。这些专利揭示的类似方法在执行的时候有一定难度。频宽转换器的失灵将是一个困难。另外，这些专利揭示的方法并没有进行(address)PLL的自动校准，这将导致产生额外的锁定时间。
美国专利第7,327,196号揭示一种快速切换锁相回路的装置及其方法。其揭示了一种PLL，包括根据接收的电压产生一频率信号的压控振荡器、储存有一组调整值的存储器。随着每一调整值的设置，VCO可以被调到一个所需的频率。然而，该专利需要一个精确的数位模拟转换器(DAC)和模拟数位转换器(ADC)，且其不能解决相位对准的问题，这样即使初始频率误差为零，初始相位锁定时间仍然很长。
美国专利第4,560,950号公开了一种锁相回路初始化电路及其方法，美国专利第5,304,951公开了一种快速锁相锁相回路的分频器同步电路。这两个专利揭示了PFD和N倍分频器维持在重置状态，并且透过一控制信号来初始化，直到VCO的下个上升缘到达。这有助于PLL随着PFD输入端接近零相位误差进行初始化。然而，其没有办法保证VCO处于正确的初始频率。也不能对回路滤波器进行预先充电(pre-charge)。另外，当电荷泵有一个上拉/下拉不匹配或者漏损时，初始相位将不为零。此外，其提供的校正仅仅能使PFD输入端接近所需的工作点。
鉴于目前的情况，在进入PLL模式之前，有必要改进初始相位锁定时间，确保VCO工作在所需的频率点。
发明内容
本发明的目的之一，在于提供一种自动校准的分数型锁相回路，以及一种减少该锁相回路锁定时间的方法。本发明在既有的FLL旁提供第二反馈回路，当系统切断FLL模式并进入PLL模式之前，该第二反馈回路使得N倍分频器(NDIV)、PFD、CP、以及LPF的暂时状态达到各自所需的锁定状态。
该第二反馈回路藉由对FLL DAC的输出电压与LPF的输出电压作比较，然后利用比较结果去调节N倍分频器的值。由于N倍分频器控制送给PFD的信号Fv的相位，如此一来在图9所示的电路设计中，便在那些在FLL模式下没被利用到的PLL的元件完成了一个二次回路系统。当第二反馈回路稳定时，LPF的输出电压将跟随DAC的输出电压，且由于FLL也被锁定，所以DAC输出电压与驱动VCO到所需锁定频率的电压值相等(即回路滤波器进行预充电)，PFD的输入端的相位误差正好是使电荷泵产生零平均电流所需的误差(即如果上拉电流与下拉电流完全匹配且没有漏损，则是零相位误差)。当达到这样的条件时，回路完全进入锁定，且从FLL模式到PLL模式的锁定过渡时间最短。
根据本发明的一个实施方式，提供一个快速锁相系统，该快速锁相系统包括一个根据一个除数值产生除频频率的分频器；一个接收该除频频率和参考频率的相频检测器(PFD)，其中，藉由比较除频频率与参考频率，相频检测器产生一个PFD输出信号；一个接收PFD输出信号与电荷泵补偿信号的电荷泵(CP)，该电荷泵并产生一个CP输出信号；一个接收除频频率与参考频率的数位回路控制器(digitalloop controller，DLC)，其中，DLC产生电荷泵补偿信号、补偿电压输出信号以及粗调信号；一个接收该补偿电压输出信号并产生一DAC输出信号的数位模拟转换器(DAC)；一个接收CP的输出信号并产生一LPF输出信号的回路滤波器(LPF)；一个接收DAC输出信号与LPF输出信号并产生一比较结果的比较器；以及一个接收该粗调信号、DAC输出信号以及LPF输出信号的压控振荡器(VCO)，其中，除数根据比较器提供的比较结果而改变。
本发明的另一实施例在于提供一种频率合成的方法，该方法包括如下步骤：藉由一分频器并根据一除数产生一除频频率；利用一PFD接收该除频频率和参考频率并对除频频率与参考频率进行比较以产生一个PFD输出信号；利用一CP接收该PFD输出信号、接收电荷泵补偿信号，并产生一CP输出信号；利用一DLC接收该除频频率和参考频率，并产生电荷泵补偿信号、一补偿电压输出信号、以及一粗调信号；利用一DAC接收该补偿电压输出信号，并产生一DAC输出信号；利用LPF接收该CP输出信号，并产生一LPF输出信号；利用一比较器接收该DAC输出信号和LPF输出信号，并产生一比较结果，根据比较结果来改变除数；以及提供一压控振荡器来接受该粗调信号、DAC输出信号或者LPF输出信号。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举若干较佳实施例，并配合附图，做详细说明如下：
附图说明
本发明将藉由下列附图及说明，得一更深入的了解：
图1是已知技术三阶相位检测器的图示；
图2是三阶相位检测器三个不同状态的图示；
图3是已知技术VCO锁相方案中Fr、Fv、PU、PD的关系图示；
图4是已知技术另一VCO锁相方案中Fr、Fv、PU、PD的关系图示；
图5是已知技术另一VCO锁相方案中Fr、Fv、PU、PD的关系图示；
图6是已知技术另一VCO锁相方案中Fr、Fv、PU、PD的关系图示；
图7是已知技术VCO的VCO频率与调谐电压Vtune的关系图；
图8是已知技术调谐电压随时间变化的图示；
图9是已知技术中分数型锁相回路的图示；
图10是本发明分数型锁相回路快速锁定系统的原理图；
图11是本发明中FLL模式和PLL模式下DAC、LPF、粗调信号以及比较器的输出之间的关系图示。
主要元件符号说明
压控振荡器(VCO)106           数位模拟转换器506
相频检测器606                电荷泵706
回路滤波器806                分频器906
数位频率检测器1006
增益补偿数位回路滤波器1106
粗调数位回路滤波器1206       刻度化1406
Δ∑调制器1506               ∑1506_2
压控振荡器(VCO)10            数位回路控制器100
增益校准FLL回路滤波器/控制器110
粗调FLL回路滤波器/控制器120
有限状态机130                相位校准控制器140
Δ∑调制器150                查找表155
第一正反器160                第二正反170
第一减法器181                第二减法器182
数位单元183                  加法器184
与门190                      线性反馈移位暂存器20
取样器25                     比较器30
数位模拟转换器50             相频检测器60
电荷泵70                     回路滤波器80
N倍分频器90
具体实施方式
以下藉由本发明的较佳实施例来进行说明。FLL系统用于对VCO进行粗调，以及校准VCO增益的变化。本发明在既有的FLL旁边提供第二反馈回路。该第二反馈回路在系统切断FLL模式并且进入PLL模式之前促使沿着NDIV-PFD-CP-LPF的路径传输的信号达到所需的锁定状态，因此达到PLL校准与快速锁定的目的。
图10所示是本发明分数型锁相回路的快速锁定系统的电路图，包括一VCO 10、一数位回路控制器100、一DAC 50及一PLL电路，PLL电路包括有一相频检测器60、一电荷泵70及一回路滤波器80。该数位回路控制器100亦可包含该DAC 50。如图10所示，本发明揭示了一个第二反馈回路，包括N倍分频器(N-divider)90、相频检测器PFD 60、电荷泵CP 70、回路滤波器LPF 80、以及比较器30。第二反馈回路形成一个闭回路因为其对回路滤波器的电压与FLL DAC 50的输出作比较，因此FLL作为一个主要的反馈回路，而第二反馈回路则作为次要的反馈回路。
底下参照图10对粗调回路作说明，在粗调过程中，粗调FLL回路滤波器/控制器120提供一控制电压给VCO 10。然后，VCO 10输出VCO频率至数位频率检测器，数位频率检测器输出检测结果至粗调FLL回路滤波器/控制器120。在粗调过程中，数位频率检测器接收并处理VCO 10的输出信号。数位频率检测器包括线性反馈移位暂存器(linear feedback shift register，LFSR)20、取样器25、查找表(LUT)155、第一正反器160、第二正反器170、第一减法器181以及第二减法器182。第一正反器160与第二正反器170以串联方式连接，而第一减法器181与第二减法器182也是以串联方式连接。数位频率检测器整个可以是数位回路控制器100的一部分，或是数位频率检测器的部分电路包含在数位回路控制器100中。
该LFSR 20接收来自VCO 10的Fvco信号。Fvco信号被取样，且该取样由LUT155解码，以产生一二进位计数序列。取样器25一接收到来自与门190的时钟信号sclk便处理LFSR 20的输出信号。取样器25的输出连接到LUT 155，LUT 155的输出顺序连接到第一正反器160及第二正反器170。LUT 155将取样LFSR 20的序列值映射(map)成二进位的序列值，LUT 155操作在相对较慢的时钟信号sclk的频率。因为LFSR 20的输出是具有虚拟随机值(pseudo-random value)的重复序列(repeating sequence)，所以这种映射是必须的。该LUT 155可以是任何适合的储存媒介，如唯读存储器(read-only memory，ROM)。由于LFSR 20更容易用于高速操作，所以LFSR 20和LUT 155被用于取代二进位计数器。第一正反器160接收到来自LUT 155的信号后，将该数据同时传输给第二正反器170和第一减法器181；而第二正反器170仅将数据传输至第一减法器181。第一减法器181藉由比较接收到的信息测量频率，然后将比较结果freq-meas传输至第二减法器182。第二减法器182接收第一减法器181输出的比较结果freq-meas，然后输出频率误差(freq err)给增益校准FLL回路滤波器/控制器110和粗调FLL回路滤波器/控制器120。粗调FLL回路滤波器/控制器120输出粗调指令至VCO 10的数位粗调输入端ct_val。
除了粗调回路以外，数位回路控制器100也提供一增益校准回路。校准有限状态机(FSM)的状态决定粗调或是增益校准回路被开启。有限状态机FSM 130的输入是各种可编程信号，该等可编程信号可以是来自微处理器、微控制器或者场可编程闸阵列(field-programmable gate array，FPGA)。第二减法器182除了输出信号给粗调FLL回路滤波器/控制器120以外，还输出给增益校准FLL回路滤波器/控制器110。增益校准FLL回路滤波器/控制器110输出补偿电压输出信号给数位模拟转换器50。数位模拟转换器50将接收到的补偿电压输出信号转换成模拟信号，然后藉由开关SW1将该模拟信号传送至VCO 10的模拟输入端(Vtune)。在另一种实施方式中，该补偿电压输出信号也可以是一个预先设定的定电压或者是可编程电压，用于加速第二反馈回路的锁相时间。
如上所述，在退出FLL模式并进入PLL模式之前，粗调回路和增益校准回路都不必将VCO的输出频率相位设置在最佳的位置。以下对第二反馈回路进行说明。该DAC 50除提供模拟信号给VCO 10的Vtune端以外，还提供同样的模拟信号给比较器30。比较器30接收来自DAC 50的信号和来自LPF 80的信号，然后将DAC 50的输出电压与LPF的输出电压作比较。然后，比较器30将比较的结果输出至数位回路控制器100用以改变除数。在其他的实施例中，用模拟数位转换器取代该比较器30，这将使得第二反馈回路将会比一个简单的比较器所能提供的两个输出准位有更低的量化。VCO 10输出至N倍分频器90，N倍分频器90根据除数产生信号Fv。该除数可在大范围的整数值N内任意设定，其藉由Δ∑调制器150调整，从而实现分数型的除数。N倍分频器90接收Fvco信号，产生Fv信号并输出至PFD 60，然后到CP 70以及回路滤波器80。开关SW2在粗调期间是断开的，因此在这段时间内回路滤波器80不输出信号至VCO 10，仅输出至比较器30。
数位回路控制器100包括一有限状态机(finite state machine，FSM)130。该有限状态机130产生不同的控制信号(图10中用FSM信号表示)控制每个回路。藉由控制开关SW1、SW2，有限状态机130控制哪个信号会被传输至VCO 10的Vtune模拟输入端。在FLL模式下，有限状态机130将开关SW1闭合并将开关SW2断开；而在PLL模式下，将开关SW1断开并将开关SW2闭合。有限状态机130还藉由控制与门190来控制数位频率检测器。有限状态机130藉由发送各别的控制信号至粗调FLL回路滤波器/控制器120、增益校准FLL回路滤波器/控制器110以及相位校准控制器140，来进一步控制上述的各个回路。
在较佳的实施方式中，DAC输出与LPF输出的比较结果是对应+1和-1的单位元的数位信号(phsalignupdn)。这个信号被发送至数位单元183，数位单元183将此信号与来自相位校准控制器140的信号phs_align_gain相乘。在VCO粗调与VCO增益的FLL校准期间，数位单元183基于phsalignupdn的值和phs_align_gain产生phs_align_dev值。如图11下方部分所示，phsalignupdn不是+1就是-1，因此，phs_align_dev仅有两个有效值“+phs_align_gain”和“-phs_align_gain”。phs_align_dev输送至加法器184，然后与控制目标频率的N.num信号相加。VCO输出频率Fvco与参考频率Fr的比值为N.num。N为比值的整数部分，num为小数部分，由此可得Fvco＝Fr×N.num。phs_align_dev和N.num的合成信号输入至Δ∑调制器150，最终控制加载至N倍分频器90的除数序列。Δ∑调制器150除了影响N.num的整数部分N以外，还影响到小数部分num，其还会产生一连串的整数值，在一段长时间下，其平均等于小数部分num。因此，藉由整合对N及num的操作，Δ∑调制器150控制N倍分频器90长时间而言在平均值N.num下操作。这样，便可利用DAC输出和LPF输出电压之间的误差来调节N倍分频器90。
由于VCO是藉由FLL来进行锁相，N倍分频器的输出频率应与参考频率相等。由于VCO的频率因为FLL的锁定而保持相对一致，调节N.num将会跟着使N倍分频器90的输出频率在应有的频率值附近变化，该频率值与参考频率Fr相等。这调节会导致Fv信号的频率偏移，并且会促使第二反馈回路将相位加速或者减速，直到PFD 60的输入端达到相位锁定。
当电荷泵输送的平均电流降为零时，增益校准回路的锁定条件将会达成，该条件与微调PLL回路所需的锁定条件相同。因此，如图11最上方的图所示，在FLL校准期间，第二反馈回路促使PFD 60的输入端的Fv和Fr信号达到适当的相位关系，因此，当FLL关闭，PLL启动的时候，锁相时间可以缩到最短。当LPF的输出信号与DAC的输出信号之间的差异，也就是上述的比较结果最小时，从FLL模式切换到PLL模式便已完成。理想情况下，切换在比较结果为零时完成；此外，还可藉由预先设置一个门槛值或者将门槛值设为可编程，来决定比较的结果是否达到可接受值范围。
根据第二反馈回路的特性，回路滤波器80也预先充电到锁定电压值。在分数型合成器中，通常的做法是利用一个漏电流来避开PFD的死区(dead zone)，以提高电荷泵的线性。在这种方式下，当在电荷泵的输出增加一漏电流时，所需的Fv/Fr关系不是零相位偏移。这种静态的相位偏移与系统使用的漏电流的量、上拉/下拉电压的不一致程度以及PFD的重置延迟有关。在这种漏电流存在的情形下，本发明的相位校准系统也会锁定到所需的静态相位偏移。上述的情况可以达成是因为该系统使PFD的输入有适当的相位关系，以致进入回路滤波器的电荷泵的平均输出电流为零。藉由改变除数N的调节持续时间，可以进一步调整调谐的性能。在其他的实施方式中，系统从FLL模式切换进入PLL模式后，可以继续调节除数N，从而实现从FLL/相位校准模式进入PLL模式的软式切换。
上述的比较器、数位回路控制器与N倍分频器类似于PLL中的VCO，因此，第二反馈回路是个在反馈回路上具有量化器的PLL，这并不难想象，只要从上位一点的角度来看，LPF的输出电压仍然被转化为频率(在N倍分频器的输出端)。比较器可以被视为一个2阶的量化器。在其他的实施方式中，其中，2阶的量化器可以用ADC替代，相位校准设置仍然可以实现，但是因为频率至电压的转换可以被更清楚地定义，相位校准设置更容易被视为是PLL。在没有使用DAC的增益校准的系统中，本发明仍可以对LPF预充电至一参考电压，该参考电压用以粗调VCO。
虽然本发明已以若干较佳实施例揭示如上，然其并非用以限定本发明，任何熟悉本技术领域者，在不脱离本发明的精神和范围内，当可做更动与润饰，因此本发明的保护范围当以权利要求书界定为准。

Claims (15)

1.一种锁相回路，包括：
一分频器，用以根据一除数产生一除频频率；
一相频检测器，耦接于该分频器，用以接收该除频频率和一参考频率，并藉由对该除频频率与该参考频率作比较，以产生一相频检测器输出信号；
一电荷泵，耦接于该相频检测器，用以接收该相频检测器输出信号并产生一电荷泵输出信号；
一回路滤波器，耦接于该电荷泵，用以接收该电荷泵输出信号，并产生一回路滤波器输出信号；
一压控振荡器，耦接于该回路滤波器和该分频器，用以产生一压控振荡器信号；
一控制电路，耦接于该电荷泵、该压控振荡器和该分频器，用以接收该压控振荡器信号、该除频频率以及该参考频率，以产生一补偿电压输出信号以及一补偿该电荷泵的电荷泵补偿信号；及
一比较器，耦接于该控制电路与该回路滤波器，用以比较该补偿电压输出信号与该回路滤波器输出信号，以产生一比较结果；
其中，该控制电路根据该比较结果对该除数进行调节。
2.如权利要求1所述的锁相回路，其特征在于，该补偿电压输出信号为一预定电压或者一可编程电压。
3.如权利要求1所述的锁相回路，其特征在于，该控制电路进一步产生一粗调信号，用以粗调该压控振荡器。
4.如权利要求3所述的锁相回路，其特征在于，该控制电路包括：
一数位频率检测器，用以接收该压控振荡器信号与该参考频率，并根据该压控振荡器信号和该参考频率产生一频率误差信号；
一粗调FLL回路滤波器/控制器，用以接收该频率误差信号，并产生该粗调信号；以及
一增益校准FLL回路滤波器/控制器，用以接收该频率误差信号，并产生该补偿电压输出信号与该电荷泵补偿信号。
5.如权利要求1所述的锁相回路，其特征在于，还包括：
第一开关，耦接于该控制电路与该压控振荡器之间，用以接收该补偿电压输出信号，并输出该补偿电压输出信号至该压控振荡器；以及
第二开关，耦接于该回路滤波器与该压控振荡器之间，用以接收该回路滤波器输出信号，并输出该回路滤波器输出信号至该压控振荡器。
6.如权利要求5所述的锁相回路，其特征在于，该控制电路在一粗调模式下控制该第一开关闭合且该第二开关断开，以传输该补偿电压输出信号至该压控振荡器；在一微调模式下，控制该第二开关闭合，该第一开关断开，以传输该回路滤波器输出信号至该压控振荡器。
7.如权利要求1所述的锁相回路，其特征在于，该控制电路在一频率锁定回路模式下根据该比较结果调整该除数。
8.如权利要求1所述的锁相回路，其特征在于，在一频率锁定回路模式及一相位锁定回路模式下，该控制电路根据该比较结果调整该除数。
9.如权利要求1所述的锁相回路，其特征在于，该比较器由一模拟数位转换器来实现。
10.一种增强锁相回路相位锁定的方法，其特征在于，该锁相回路包括一分频器、一相频检测器、一电荷泵、一回路滤波器、以及一压控振荡器，该方法包括如下步骤：
利用该分频器根据一除数产生一除频频率；
利用该相频检测器比较该除频频率与一参考频率，以产生一相频检测器输出信号；
以该电荷泵接收该相频检测器输出信号；
根据该相频检测器输出信号，利用该电荷泵产生一电荷泵输出信号；
以该回路滤波器接收该电荷泵输出信号；
根据该电荷泵输出信号，利用该回路滤波器产生一回路滤波器输出信号；
利用该压控振荡器产生一压控振荡器信号；
根据该压控振荡器信号、该除频频率以及该参考频率，产生一补偿电压输出信号；
根据该压控振荡器信号和该参考频率，产生一电荷泵补偿信号；
将该电荷泵补偿信号传输给该电荷泵，以对其进行补偿；
比较该补偿电压输出信号与该回路滤波器输出信号并产生一比较结果；
其中，该除数根据该比较结果进行调整。
11.如权利要求10所述的方法，其特征在于，还包括下列步骤：
根据该压控振荡器信号和该参考频率产生一粗调信号；以及
将该粗调信号传输给该压控振荡器，以对该压控振荡器进行粗调。
12.如权利要求10所述的方法，其特征在于，该补偿电压输出信号为一预定电压或一可编程电压。
13.如权利要求10所述的方法，其特征在于，还包括下列步骤：
在一粗调模式下，控制该补偿电压输出信号被传输至该压控振荡器，同时控制该回路滤波器输出信号不被传输至该压控振荡器；
在一微调模式下，控制该回路滤波器输出信号被传输至该压控振荡器，同时控制该补偿电压输出信号不被传输至该压控振荡器。
14.如权利要求10所述的方法，其特征在于，在该锁相回路的一频率锁定回路模式下，该除数根据该比较结果而调整。
15.如权利要求10所述的方法，其特征在于，在该锁相回路的一频率锁定回路模式和一相位锁定回路模式下，该除数根据该比较结果而调整。
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