TWI373949B - A fast phase locking system for automatically calibrated fractional-n pll - Google Patents

Description

1373949 六、發明說明： 【發明所屬之技術領域】 本發明有關於可自動校準之分數㈣相迴路（phase lock loop ’ PLL) ’尤指一種具有縮短及改進初始鎖定時間 之可自動校準的分數型PLL。 【先前技術】 許多具有積體電感電容壓控振盈器（LCVCO)之PLL 1C利用數彳4可編程粗調指令與微調變容器並行。這些[ 需要數位粗調系統以為VCQ選擇適當的數位粗調指令。此 外’為了減小由於VCO調諧增益（tuning _) (Kv)變 化導致的PLL頻寬的變化，VC〇調諧增益Κν可以藉由調 節電荷泵之電流來測量和補償。如圖9所示，藉由改變電 荷泵706之輸出電壓，頻率鎖定迴路（frequency i〇cked loop ’ FLL)系統能夠被用來選擇適當之數位粗調指令 ct—val和測量、補償vc〇調謂增益。虹與虹不同之處 在於’FLL是偵測頻率誤差，使頻率誤差趨向於零，而pLL 係偵測相位誤差，使相位誤差趨向於零。由於在fll中 VCO並不像積分n—樣把賴轉換為相位，虹是一種第 一型（單—積分器）的控制迴路。第—型的控制迴路可以 為快速的暫態回應而設計。因為HX内部簡單且暫態回應 快’所以fll被祕粗調（CT)和增益（Κν)校準。 依粗調校準次序，FLL直接控制vc〇粗調^⑻。 4 1373949 粗調FLL包括數位頻率偵測器ι〇06、粗調數位迴路濾波器 1206、以及VCO 106。增益校準FLL包含數位頻率偵測器 1006、增益補償數位迴路濾波器1106、數位類比轉換器 (DAC) 506、以及VCO 106。依粗調次序，粗調數位迴 路遽波器1206提供一數位粗調指令ct_val至VCO 106之 粗調輸入端。依增益校準次序，增益補償數位迴路濾波器 1106驅動DAC 506藉由VCO 106的Vtune類比輸入端提 供VCO微調電壓。粗調以及增益校準步驟完成後，系統退 出FLL核式’進入PLL模式。圖9所示電路中，雖然fll 趨於零頻率誤差很快，且PLL模式是以零頻率誤差啟動， 但疋其仍需要很長的時間鎖定相位。PLL之鎖相時間主要 與相頻偵測器（PFD) 606輸入端之初始相位誤差有關。由 於FLL追蹤的是頻率而不是相位，所以在fll模式下，任 何從除頻器906到相頻偵測器606、電荷泵（〇>) 706、及 迴路濾波器（LPF) 806所傳輸之訊號均可以忽略，而且初 始相位誤差是隨機的，因此PFD 606輸入端的相位仍為隨 機且無法確定。即使VCO的初始頻率誤差接近於零，但是 因為校準後相位誤差可能是任何值，所以鎖定PLL需要相 對报長的時間。 圖1、圖2為習知技術中三階相位偵測器的示意圖及 相對應的狀態圖。圖3至圖6所示為相位偵測器以up=〇， DN==0作為重置狀態首次初始化時，相位誤差值的四種不 同情況。這些圖所顯示的例子中頻率誤差均為零（即，Fv 的週期等於Fr的週期）’如同圖9所示系統從FLL切換到 PLL模式的情況。 5 1373949 圖3至圖6顯示參考頻率（Fr)、除頻器906所產生的 除頻後的頻率（Fv)和上拉電壓（PU)訊號以及下拉電壓 (PD)訊號之間的關係。PFD 606接收Fr和Fv，然後根 據Fr和Fv之間的相位差提供PU、PD訊號給電荷泵7〇6。 這些圖假設系統具有正的增益和同相迴路濾波器（PU將 VCO推昇至較高的頻率，而PD將VCO下拉至較低的頻 率）。具有負增益和反相迴路濾波器的系統可以相對應地調 整其極性。 圖3所示Fv的邊緣稍微落後Fr的邊緣，因此提供pu 訊號使VCO加速，使得Fv超上Fr。圖4所示Fr的邊緣 稍微落後Fv的邊緣，因此提供PD訊號使VCO減慢，使 得Fr趕上Fv。在圖3、圖4所示例子中，為了使相位加速 或者減速，PLL將迫使VCO遠離零頻率誤差，因此Fv可 以透過提早產生而加速或者是延遲產生而減慢。由於圖 3、圖4所示的相位誤差相對很小，且迴路將vc〇推向正 確的方向，所以鎖定時間不會很長。 圖5、圖6所示需要很長鎖定時間的例子，圖5所示 Fv的第一上升緣稍微早於汧的第二上升緣，Fv和打的頻 率相同。然而，由於Fr第一上升緣被忽略，pu訊號被提 供用於使VC0加速以使得Fv趕上Fr。圖6所示Fr的第 二上升緣稍微早於Fv的第二上升緣，因此提供PD訊號減 忮VCO以使得Fv減慢且與份同步。圖5、圖6所示的例 :中’為增加或者減去一個完整的時鐘週期，PLL·迫使VCO 遠喊令頻率誤差。即使_ 5、圖6巾初始頻率誤差為零， A仍然將使得PLL出現一個顯著的鎖定時間。 6 1373949 圖7所示為現有技術VCO的VCO頻率與調譜電壓 VUme之間的關係圖。在圖6所示的相位誤差下，如果系 統要將PLL鎖定在頻率F1，那麼PLL的反應將顯得Vc〇 似乎運作的過快，系統將使得vc〇減慢。因為vc〇必須 減慢一個完整的週期，調諧電壓將會被推向到左邊，因為 VCO/LPF不可能低於最低調諧電壓，調諧電壓將會快速達 到關係曲線的底端。圖8顯示在上述的情況下調諧電壓隨 時間變化的圖。如果VC0調頻範圍很寬，則pFD可以在 頻率上推進％0和〜達到圖5、圖6中所示的忽略/增加 一個週_頻^這樣，因為_曲線底部的非線性;分 不會被碰觸到，所以將使得鎖定時間縮短。細，由於二 =目位噪音需要—個低增益，在多數應时，Κ的調諧範 圍對VCO是不實際的。 2換棺的方法。美國專利第6,906,565號公開了—種快 ^鎖相的鎖相迴路及其方法。美國專利第6,504,437號公開 了 :種具有換盤制的低噪音快速鎖相鎖相迴路。 、:：】，940,356號公開了一種_PLL鎖相時間的電路。 t專利揭露了在鎖相期間提高PLL的頻寬，而鎖定後為 =音減小PLL織。藉岐㈣姐的電流 ^值來改_寬。這些專_露_似方法在 ^另的^有一定難度。頻寬轉難的失靈將是-個Ϊ 的=這些專利揭露的方法並沒有進行㈤峨）PIX 、動权準’這將導致產生額外的鎖定時間。 美國專利第7,即96號揭露一種快速切換鎖相迴路 7 1373949 厭=方法°其揭露了一種PLL ’包括根據接收的電 產生-頻率訊號的壓控振B、儲存有—組調整值的記 憶體。隨者每-調整值職置’να)可以被調到一個所需 ，頻率然而’該專利需要一個精確的數位類比轉換器 =AC)和類比數位轉換器（概），且其不能解決相位 對準的問題，這樣即使初始頻率誤差為零，初始相位 時間仍然报長。 +美國專利第4,56〇,950號公開了—種鎖相迴路初始化 ^及其方法，美國專利第5，綱，951公開了 —種快速鎖相 鎖相迴路的除_同步電路。這兩個專利揭露了 pFDW =除頻H轉在重置狀態，並錢過—㈣訊號來初始 直到VCO的下個上升緣到達。這有助於pLL隨著PFD 輸入端接近料目錢差騎純化。_，纽有辦法保 =co處紅柄初始鮮。也不能触猶㈣進行預 先充電（pre-charge)。糾’當電荷果有一個上拉/下拉不 匹配或者漏，減相⑽不為零。 正僅僅能使輸人端接稍需的工H，、k供的权 馨於目前的情況’在進入PLL模式之前，有必要改進 初始相位蚊時間’魏VCC)工作在所需_率點。 【發明内容】 當系統切 本發明的目的之…在於提供—種自動校準的分數型 鎖相迴路，以及-種減少該鎖相迴路鎖定日相之方法。本 發明創作在既有的FLL旁提供一第 8 1373949 斷FLL模式並進入plL模式之前，該第二回授迴路使得玫 倍除頻器（NDIV)、PFD、CP、以及LPF的暫時狀態達到 各自所需的鎖定狀態。 該第二回授迴路藉由對FLL DAC之輸出電壓與LpF 之輸出電壓作比較，然後利用比較結果去調節N倍除頻器 的值。由於N倍除頻器控制送給PFD的訊號Fv的相位: 如此一來在圖9所示的電路設計中，便在那些在FLL模式 下;又被利用到的PLL的元件完成了 一個二次迴路系统。'告 第二回授迴路穩定時，LPF的輸出電壓將跟隨DAC的輸出 電壓，且由於FLL也被鎖定，所以DAC輸出電壓與驅動 VCO到所需鎖定頻率的電壓值相等（即迴路渡;皮器進行預 充電）’PFD的輸入端的相位誤差正好是使電荷泵產生零平 均電流所需的誤差（即如果±拉電流與下拉電流完全匹配

且沒有漏損，則是零相位誤差）。當達到這樣的條件時，迴 路完全進人就’域FLL模朗PLL模式_定過渡 間最短。 根據本發明創作的-個實施方式，提供一個快速鎖相 系統，該快速鎖㈣統包括—個根據—個除數值產生除頻 頻率的除頻n 個接㈣除頻解和參考頻率的相頻偵 測益（PFD)’其中，藉由比較除頻頻率與參考頻率，相頻 制器產卜個PH)如喊；—健收pFD輸出訊號 與電荷㈣償《的電躲（cp)，該電躲並產生一個 CP輸出減；-個·除麵钱參考鮮位迴路控 制器（digitaik)〇pcontroller’ DLC)，其中，DLC產生電荷 泵補償訊號、補償輸出訊號以及粗調訊號；—個接收 9 1373949 該補償電雜出訊號並產生—Dac輸出訊·數位類比 轉換盗（DAC); -個接收cp的輸出訊號並產生一 LpF 輸出訊號的迴路;紐器（LPF); _個接收說輸出訊號 與哪輸出訊號並產生—比較結果的比較器；以及一個接 收該粗調峨、DAC輸出職以及讲輸出訊號的壓控振 h (VCO)’其中’除數係根據比較器提供的比較結果而 改變。 本發明的另一實施例在於提供一種頻率合成的方法， 該方法包括如下步驟：藉由—除_並根據—除數產生一 除頻頻率；利用一 PFD接收該除頻頻率和參考頻率並對除 V員頻率與參考頻率進行比較以產生—個PFD輸丨訊號；利 用- CP触該PFD如訊號、接收電躲補償訊號，並 產生一 CP輸出訊號；利用一 DLC接收該除頻頻率和參考 頻率，並產生電荷栗補償訊號、—補償電壓輸出訊號、以 及-粗調訊號’·利用一 DAC接收該補償電壓輸出訊號，並 產生一 D AC輸出訊號；利用LPF接收該cp輸出訊號，並 產生一 LPF輸出訊號H峰H接收該DAC輸出訊 號和LPF輸出訊號，並產生—比較結果，根據比較結果來 改變除數；以及提供一壓控振垔器來接受該粗調訊號、DAC 輪出訊號或者LPF輸出訊號。 為讓本發明之上述和其他目的、特徵、和優點能更明 ，易懂，下文特舉若干較佳實施例，並配合所附圖示，做 _細說明如下： 【實施方式】 10 以下藉由本發明的較佳實施例來進行說明。FLL系統 用於對VCO進行粗調，以及校準vc〇增益的變化。^發 明創作在既有的FLL旁邊提供一第二回授迴路。該第一回 ，迴路在系統切斷FLL模式並且進入PLL模式之前促 著NDIV-PFD-CP-LPF的路徑傳輸的訊號達到所需的鎖^ 狀態，因此達到PLL校準與快速鎖定的目的。 圖10所示係本發明創作分數型鎖相迴路的快迷鎖定 系統的電路圖，包括-VC01〇' _數位迴路控制器⑽、 —DAC 50及一 PLL電路，PLL電路包括有一相_測器 、-電何泉7G及-迴喊波n⑽。該數位迴路控制器 1〇〇亦可包含該DAC 50。如圖1G所示，本發 二 了-個第二回授迴路，包括N倍除頻器(編細)二路 相頻制器卿60、電荷$ CP 7〇、迴路滤波器卿8〇、 ==厂第Γ授迴路形成一個閉迴路因為其係對 魏肩波盗的電壓與FLLDAC5〇的輸出作比較，因此虹 作為-個主要的嘯迴路，而第二回授迴 回授迴路。 q人茺97 底下參關10對_迴路作酬，絲觸程中，粗 =FLL迴路纽11/控制器12()提供—控制電壓給鄉 。然後’ VCO H)輸出VCC) _至數 =:彳器輸出雜果至粗…路遽上: 的浐出C令’數位頻率偵測器接收並處理vc〇 1 〇 輪出《。數位解❹jfl包括線性回授移 (h_feedbaekshiftreglster，LFSR)20、MI§25、1 1373949 找表（LUT) 155、第一正反器160、帛二正反器17〇、第 :減法器181卩及第二減法器182。第—正反器16〇與第 二正反器17G以串聯方式連接，而第—減法器181與第二 減法器182也是以串聯方式連接。數位頻率制器整個可 以疋數位迴路控制H刚的—部分，或是數位頻率債測器 的部分電路包含在數位迴路控制器1〇〇中。 。該LFSR 20接收來自vc〇 1〇的Fvc〇訊號。Fvc〇訊 號被取樣，且該取樣由LUT 155解碼，以產生一二進位計 數序列。取樣器25 —接收到來自及閘19〇的時鐘訊號sdk 便處理LFSR20的輸出訊號。取樣器25的輸出連接到LUT 155’LUT 155的輸出順序連接到第一正反器16〇及第二正 反器170〇LUT155將取樣LFSR20的序列值映射（map) 成二進位的序列值，LUT 155操作在相對較慢的時鐘訊號 sdk的頻率。因為LFSR 20的輸出是具有虛擬隨機值 (pseudorandom value )的重複序列（repeating sequence )，

所以這種映射是必須的。該LUT 155可以是任何適合的儲 存媒”’如唯漬5己憶體（read-only memory，ROM)。由於 LFSR20更容易用於高逮操作，所以lfsrm* LUT 155 被用於取代二進位計數器。第一正反器16〇接收到來自 LUT 155的訊號後，將該數據同時傳輸給第二正反器17〇 和第一減法器181 ;而第二正反器17〇僅將數據傳輸至第 一減法器181。第一減法器181藉由比較接收到的信息測 量頻率，然後將比較結果freq-meas傳輸至第二減法器 182。第二減法器182接收第一減法器181輸出的比較結果 freq-meas ’然後輸出頻率誤差（freqerr)給增益校準FLL 12 1373949 迴路遽、波11/㈣H 1H)和粗調FLL迴路濾波控制器 120。粗調FLL迴路濾波器/控制器12〇輸出粗調指令至 VCO 1〇的數位粗調輸入端ct_val。 除了粗調迴路以外，數位迴路控制器1〇〇也提供一增 ，校準迴路。校準有限狀態機（FSM)的狀態決定粗調或 是增益校準迴路被開啟。有限狀態機FSM 13〇的輸入是各 種可、4程訊號，該等可編程訊號可以是來自微處理器、微 控制器或者場可程式閘陣列（field_pr〇grammabie _ 。y FPGA)。弟一減法器182除了輸出訊號給粗調fll 迴路濾波器/控制器12〇以外，還輸出給增益校準FLL迴路 濾波器/控制器11〇。增益校準FLL迴路濾波器/控制器 輸出補償電壓輸出訊號給數位類比轉換器50。數位類比轉 換，50將接收到的補償電壓輸出訊號轉換成類比訊號，然 後藉由開關SW1將該類比訊號傳送至vco 1〇的類比輸入 端（VtUne)。在另一種實施方式中’該補償電壓輸出訊號 也可以是一個預先設定的定電壓或者是可編程電壓，用於 加速第二回授迴路的鎖相時間。 、 如上所述’在退出FLL模式並進入PLL模式之前，粗 調迴路和增益校準迴路都不必將VC0的輸出頻率相位設 置在最佳的位置。以下對第二回授迴路進行說明。該da°c 5〇除提供類比訊號給VCO 10的Vtune端以外，還提供同 樣的類比訊號給比較器30。比較器3〇接收來自dac、5〇 的訊號和來自LPF80的訊號，然後將DAC5〇的輸出電壓 與LPF的輸出電壓作比較。然後，比較器3〇將^較的^ 果輸出至數位迴路控制器100用以改變除數。在真他的^ 13 1373949 轭例中，用類比數位轉換器取代該比較器3〇，這將使得第 —回授迴路將會比一個簡單的比較器所能提供的兩個輸出 準位有更低的量化。VCO 10輸出至N倍除頻器90，N倍 除頻益90根據除數產生訊號Fv。該除數可在大範圍的整 數值N内任意設定，其藉由ΔΣ調製器150調整，從而實 現分數型的除數。N倍除頻器9〇接收Fvc〇訊號，產生Fv 訊號並輸出至PFD60’然後到CP70以及迴路濾波器8〇。 開關SW2在粗調期間是斷開的，因此在這段時間内迴路濾 波器80不輸出訊號至vc〇1〇，僅輸出至比較器3〇。 數位迴路控制器100包括一有限狀態機（finite state machine，FSM) 130。該有限狀態機i3〇產生不同的控制 訊號（圖10中用；PSM訊號表示）控制每個迴路。藉由控 制開關SW1、SW2 ’有限狀態機13〇控制哪個訊號會被傳 輸至VCO 1〇的vtune類比輸入端。在FLL模式下，有限 狀態機130將開關SW1閉合並將開關SW2斷開；而在PLL 模式下，將開關SW1斷開並將開關SW2閉合。有限狀態 機130還藉由控制及閘190來控制數位頻率偵測器。有限 狀悲機I30藉由發送各別的控制訊號至粗調FLL迴路濾波 器/控制器120、增益校準FLL迴路濾波器/控制器11〇以及 相位权準控制器14〇，來進一步控制上述的各個迴路。 在較佳的實施方式中，DAC輸出與LPF輸出的比較結 果是對應+1和-1的單位元的數位訊號（phsalignupdn)。這 個訊號被發送至數位單元183，數位單元183將此訊號與 來自相位校準控制器H0的訊號Phs_align_gain相乘。在 VC〇粗調與VCO增益的FLL校準期間，數位單元183基 14 於 phsalignupdn 的值和 plis_align_gain 產生 phs_align_dev 值。如圖11下方部分所示，phsalignupdn不是+1就是_ι， 因此，phs_align_dev僅有兩個有效值「+phs_align_gain」 和「-phs一align_gain」。phs_align_dev 輸送至加法器 184， 然後與控制目標頻率的N.num訊號相加。VCO輸出頻率 Fvco與參考頻率Fr的比值為N.num。N為比值的整數部 分’ num為小數部分’由此可得Fvc〇=FrxN.mim。 phs_align—dev和N.num的合成訊號輸入至处調製器15〇, 最終控制加載至N倍除頻器90的除數序列。調製器15〇 除了影響N.num的整數部分ν以外，還影響到小數部分 num，其還會產生一連串的整數值，在一段長時間下，其 平均等於小數部分num。因此，藉由整合對N及num的操 作，ΔΣ調製器150控制]^倍除頻器9〇長時間而言在平均 值^職下操作。這樣，便可利用DAC輸出和LPF輸出 電壓之間的誤差來調節^^倍除頻器9〇。 由於VCO是藉由FLL來進行鎖相，N倍除頻器的輸 出，率應與參考頻率相等。由於vco的頻率因為FLL的 ^定1保持相對—致’調節N num將會跟 叩的輸出醉在應有的鮮值附近變化，該解㈣= 頻率Fr相等。這調節合導 …考 , ^ , θ蛉致Fv訊唬的頻率偏移，並且會 人端迴路將相位加速或者減速，直到PFD 60的輸 入如》達到相位鎖定。 虽電何泵輪送的平均電流降為零時 :::件:r:r件與—二= 圖11最上方的圖所示，，在FLL校準期 15 1373949 間，第二回授迴路促使PFD60的輸入端的Fv和Fr訊號達 到適當的相位關係，因此’當FLL關閉，PLL啟動的時候， 鎖相時間可以縮到最短。當LPF的輸出訊號與DAC的輸

出訊號之間的差異’也就是上述的比較結果最小時，從FLL 模式切換到PLL模式便已完成。理想情況下，切換在比較 結果為零時完成；此外，還可藉由預先設置一個門檻值或 者將門檻值設為可編程，來決定比較的結果是否達到可接 受值範圍。

根據第二回授迴路的特性’迴路濾波器8〇也預先充電 到鎖定電壓值。在分數型合成器中，通常的做法是利用一 個漏电机來避開PFD的死區（dead zone )，以提高電荷果 的線性。錢種方式下’當在電躲的輸出增加—漏電流 時’所需的Fv/Fr關係不是零相位偏移。這種靜態的相位

偏移與系統使用的漏電流的量、上拉/下拉電壓的不一致程 度以及PFD的重置延遲有i在這種漏電流存在的情形 下，本發明創作的相位校準系統也會鎖定到所需的靜態相 位偏移。上賴情況可以達成是因為㈣統使pFD的輸入 有適當的恤關係’以致進人迴路m的電躲的平均 輸出電流為零。藉由改變除❹的調節持續時間，可以進 =步調整觸雜能。在其他的實施方式巾，系,統從FLL 核式切換it人PLL模錢，可以繼_節除數N，從而實 現從FLL/彳目純準模式孰PLL模式的軟式切換。 上述的比較器、數位迴路控制器與N倍除頻器類似方 L中的VCO目此’第二回授迴路是個在回授迴路上』 有量化器的PLL ’這並不難想像，只要從上位—點的角方 16 來看LPF的輸出電壓仍然、被轉化為頻率（在^倍除頻器 的輸出端）°比㈣可以被視為-個2階的量化器。在其他 的實知方式中’其中，2階的量化器可以用ADC替代，相 位权準设置仍然可以實現，但是因為頻率至電壓的轉換可 以被更清楚地定義’相位校準設置更容易被視為是pLL。 在沒有使用DAC的增益校準的系統中，本發明創造仍可以 對LPF預充電至一參考電壓’該參考電壓用以粗調vCQ。 雖然本發明已以若干較佳實施例揭露如上，然其並非 用以限定本發明’任何熟習此技藝者，在不脫離本發明之 精神和範圍内，當可做更動與潤飾，因此本發明之保護範 圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 本案得藉由下列圖式及說明，俾得一更深入之了解： 圖1係習知技術三階相位债測器的圖示； 圖2係三階相位偵測器三個不同狀態的圖示； 圖3係習知技術VCO鎖相方案中卩1*、卩¥、？11、？0的關係 圖示； 圖4係習知技術另一 VCO鎖相方案中Fr、FV、PU、PD的 關係圖示； 圖5係習知技術另一 VCO鎖相方案中Fr、Fv、PU、PD的 關係圖示； 圖6係習知技術另一 VCO鎖相方案中Fr、Fv、PU、PD的 關係圖不， 17 1373949 圖7係習知技術VCO的VCO頻率與調諧電壓vtune的關 係圖， 圖8係習知技術調諧電壓隨時間變化的圖示； 圖9係習知技術中分數型鎖相迴路的圖示； 圖10係本發明創作分數型鎖相迴路快速鎖定系統的原理 fgl · 圖* 圖11係本發明創作中FLL模式和PLL模式下DAC、LPF、 粗調訊號以及比較器的輸出之間的關係圖示。 【主要元件符號說明】 本案圖式中所包含之各元件列示如丁： 壓控振盪器（VCO) 106 相頻偵測器606 迴路濾波器806 數位頻率偵測器1〇〇6 數位類比轉換器506 電荷泵706 除頻器906

增益補償數位迴路濾波器 粗調數位迴路濾波器1206 刻度化1406 △Σ調製器测 Σ 1506 2 壓控振mi (彻）H) 触迴路控制 增益校準FLL迴路濾波器/控制器n〇 粗調FLL迴路遽波器/控制器12〇 100 有限狀態機130 △Σ調製器150 第一正反器160 相位校準控制器140 查找表155 第二正反器170 18 1373949 第一減法器181 數位單元183 及閘190 取樣器25 數位類比轉換器50 電荷泵70 N倍除頻器90 第二減法器182 加法器184 線性回授移位暫存器20 比較器30 相頻偵測器60 迴路濾波器80

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Claims (1)

1. 七 '申請專利範圍： 種鎖相迴路，包括： —除頻器’用以根據—除數產生— 較 1目頻_n ’料於該除頻器1 〜參考頻率’並藉由對該除頻解頻頻 =一相頻谓測器輪出訊號；、比 制哭认電荷泵，耦接於該相頻偵測器，用以接此社去 輪出訊號並產生-電躲輸出訊號；_相頻債 輪出:=Γ _於該電荷泵’用以接收該電荷系 〜现亚產生-迴路驗ϋ輸出訊號； 了果 以產味壤控振盈器’輕接於該迴路濾波器和該除㈣田 乂產士 1控振盪器訊號； 該除.，用 接收:=:;;於該麼刪器和該除頻器，用以 —個确償電壓輸出訊號；及 ㈣羊，以 比較控制電路與該迴路據波器，用以 生-比較輸出訊料該迴路錢器輪出訊號，以產 2.如其二了㈣電路根據該咖_該除數進行調節。 電壓輪“ 項所述之鎖相迴路，其中，該補償 3 ^ . 號為預疋電壓或者一可編程電懕 電路進!：T圍第1項所述之鎖相迴路’其中，該控制 4·如申調訊號，用讀調該壓控振靈器。 專利乾圍第3項所述之鎖相迴略，其中，該控制 20 1373949 電路包括： 一數位頻率偵測器，用以接收該壓控振盪器訊號與該 參考頻率，並根據該壓控振盪器訊號和該參考頻率產生一 頻率誤差訊號； 一粗調FLL迴路濾波器/控制器，用以接收該頻率誤差 訊號，並產生該粗調訊號；以及 ' 一增益校準FLL迴路濾波器/控制器，用以接收該頻率 * 誤差訊號，並產生該補償電壓輸出訊號與一電荷泵補償訊 Φ 號。 5. 如申請專利範圍第1項所述之鎖相迴路，其中，該控制 電路更耦接於該電荷泵，並產生一補償該電荷泵之電荷泵 補償訊號。 6. 如申請專利範圍第5項所述之鎖相迴路，其中，該控制 電路包括： 一數位頻率偵測器，用以接收該壓控振盪器訊號與該 參考頻率，並根據該壓控振盪器訊號與該參考頻率產生一 • 頻率誤差訊號； 一粗調FLL迴路濾波器/控制器，用以接收該頻率誤差 ' 訊號，並產生該粗調訊號；及 一增益校準FLL補償迴路濾波器/控制器，用以接收該 頻率誤差訊號*並產生該補償電壓輸出訊號和該電何豕補 償訊號。 7. 如申請專利範圍第1項所述之鎖相迴路，更包括： 一第一開關，耦接於該控制電路與該壓控振盪器之 間，用以接收該補償電壓輸出訊號，並輸出該補償電壓輸 21 x^73949 出訊號至該壓控振盪器；以及 一第二_，_於該迴路遽波器與該壓控振盛器之 =用以接_迴路濾波H輸出訊號，並輸出該迴路滤波 器輸出訊號至該壓控振盪器。 !:如申請專利範圍第7項所述之鎖相％路，其中，該控制 Η路在屈2調輪式下控制該第—開關閉合且該第二開關斷 二:：傳輸該補償電壓輸出訊號至該壓控振蘯器；在一微 輸該迴路紐n輸心鼓該麵振I ’以傳 電路二圍第1項所述之鎖相迴路，其中，該控制 數。’率，，貞定迴路模式下根據該比較結果調整該除 10·如申請專利範圍 頻率鎖定迴項料之仙迴路’其中’在一 根據該比較結果調整該=鎖定迴路模式下，該控制電路 11 ·如申睛專利範图楚 ,.圍第1項所述之鎖相迴路， 較益由-類比數位轉換其中，該比 12. 一種增強鎖相迴路 路包括-除頻器頌疋之方A *中’該鎖相 考、xue 相頻偵冽器、一電荷泵、_、目迴 态、以及一壓控振還 廼路溏汸 利用該除頰MS该方法包括如下步驟： 利用W相°根據一除數產生一除頻頻率. 產生 一相頻偵測器比較該除頻頻率盘一“ 以 …叫观； 以：電荷栗接收該 根據該相頻偵 貞I輸出。代逮， 。。輸出訊號，利用該電荷泵產生 一相頻偵測器輪出訊遮.’、、 > 考頻率， 電 22 1373949 荷泵輸出訊號； 以該迴路濾波器接收該電荷泵輸出訊號； 根據該電荷泵輸出訊號，利用該迴路濾波器產生一迴 路濾波器輸出訊號； 利用該壓控振盪器產生一壓控振盪器訊號； 根據該壓控振盪器訊號、該除頻頻率以及該參考頻 _ 率，產生一補償電壓輸出訊號； - 比較該補償電壓輸出訊號與該迴路濾波器輸出訊號並 φ 產生一比較結果； 其中，該除數係根據該比較結果進行調整。 13. 如申請專利範圍第12項所述之方法，更包括下列步驟： 根據該壓控振盪器訊號和該參考頻率產生一粗調訊 號；以及 將該粗調訊號傳輸給該壓控振盪器，以對該壓控振盪 器進行粗調。 14. 如申請專利範圍第12項所述之方法，更包括如下列步 •驟： 根據該壓控振盪器訊號和該參考頻率，產生一電荷泵 補償訊號；以及 將該電荷泵補償訊號傳輸給該電荷泵，以對其進行補 償。 15. 如申請專利範圍第12項所述之方法，其中該補償電壓 輸出訊號為一預定電壓或一可編程電壓。 16. 如申請專利範圍第12項所述之方法，更包括下列步驟： 在一粗調模式下，控制該補償電壓輸出訊號被傳輸至 23 1373949 該壓控振盪器，同時控制該迴路濾波器輸出訊號不被傳輸 至該壓控振盪器； 在一微調模式下，控制該迴路濾波器輸出訊號被傳輸 至該壓控振盪器，同時控制該補償電壓輸出訊號不被傳輸 至該壓控振盪器。 17.如申請專利範圍第12項所述之方法，其中在該鎖相迴 - 路之一頻率鎖定迴路模式下，該除數係根據該比較結果而 • 調整。 φ 18.如申請專利範圍第12項所述之方法，其中在該鎖相迴 路之一頻率鎖定迴路模式和一相位鎖定迴路模式下，該除 數係根據該比較結果而調整。 24