JP2007243736A - アンロック検出回路及びクロック発生システム - Google Patents

Abstract

【課題】アンロックを検出する位相差を制御し任意の感度でアンロックの検出を行う。
【解決手段】PLLのアンロック状態を検出するアンロック検出回路に、PLLへの基準信号、PLLからのフィードバック信号のデューティ比を調整する1対のデューティ調整回路111,112と、デューティ調整回路からデューティ調整後の基準信号、フィードバック信号をクロック信号として論理値を記憶する第1のフリップフロップ回路121,122と、第1のフリップフロップ回路の出力信号の論理積を取り記憶した論理値をリセットするAND回路123と、デューティ調整回路からデューティ調整後の基準信号、フィードバック信号を反転しクロック信号として第1のフリップフロップ回路の出力信号をサンプリングし論理値として記憶する第2のフリップフロップ回路124,125と、第2のフリップフロップ回路の出力信号の論理和をとりアンロック信号として出力するOR回路126とを備える。
【選択図】図１

Description

本発明はＰＬＬを用いたクロック発生システムに関する。特に、本発明は、クロック発生システムの高性能化、高信頼性化を可能とするアンロック検出回路に関する。

従来、ＰＬＬ（位相同期ループ）を用いたクロック発生システムにアンロック回路が用いられていることは周知である。
ＰＬＬ（位相同期ループ）を用いたクロック発生システムに対して、ノイズ等外部からの外乱によってＰＬＬがアンロック状態になるとクロック発生システムが不安定になり、クロック発生システムを使用するシステム全体の信頼性が低下するという問題があった。

近年のクロックサイクルの高速化に伴い、アンロック状態になる位相差が小さ過ぎるとノイズ等外部からの外乱に対してアンロック状態が起こり過ぎ、位相差が大き過ぎるとサイクルスリップを起こすという問題がある。したがって、アンロック検出回路でアンロック状態を検出する位相差を制御し、任意の感度でアンロック状態の検出を行いたいという課題がある。

このようなクロック発生システムに関して以下のような従来技術がる。
従来、基準信号と比較信号との位相差が小さいときでも高精度にロック検出ができるＰＬＬのロック検出回路を提供することを目的とするため、ＥＯＲ回路により、基準信号と比較信号との排他的論理和がとられ位相差が検出され、この検出された信号をデータ、基準信号および比較信号をそれぞれクロックとし、第一および第二のＤフリップフロップ回路へそれぞれ入力し、第一および第二のＤフリップフロップ回路ではクロックの立ち下がりエッジでデータを保持しているため、基準信号と比較信号との立ち下がりの位相差のみが検出され、これらの出力信号をＮＯＲ回路へ入力し、これにより基準信号と比較信号との立ち下がり時の位相が合っているときにはロック状態、ずれているときにはアンロック状態となるロック信号が出力されるものがある（例えば、特許文献１参照）。

しかしながら、上記特許文献１では、クロックのサイクルスリップに対して基準信号と比較信号との位相差が小さいときでも高精度にロック検出を可能にするものであるが、アンロック検出回路でアンロック状態を検出する位相差を制御し、任意の感度でアンロック状態の検出を行うというものではない。
従来、製造ばらつきや環境変化に影響されず、かつ一定の基準で安定してアンロックを検出するため、対象とするＰＬＬ回路に含まれ、周期的にレベル変化する電圧制御発振器からの信号と、周期的にレベル変化する基準入力信号との位相を比較してこれら信号の位相の進み、遅れと対応しかつ位相差の大きさと対応した期間能動レベルとなるアップ信号及びダウン信号を出力する位相周波数検出器の前記アップ信号の能動レベルの期間が前記基準入力信号の一周期より長くなったとき第１のアンロック検出信号を出力する第１の検出回路と、前記ダウン信号の能動レベルの期間が前記電圧制御発振器からの信号の一周期より長くなったとき第２のアンロック検出信号を出力する第２の検出回路とを有するものがある（例えば、特許文献２参照）。

しかしながら、上記特許文献２では、製造ばらつきや環境変化に影響されず、かつ一定の基準で安定してアンロックを検出するものであるが、前述のように、アンロック検出回路でアンロック状態を検出する位相差を制御し、任意の感度でアンロック状態の検出を行うというものではない。
また、従来、PLLシンセサイザ回路におけるロック検出回路に関し、位相比較器の出力信号のパルス幅が基準信号より大きくなった場合に限り確実にアンロック信号を出力することを目的とし、基準分周器と比較分周器との出力信号を位相比較器に入力して該位相比較器から両出力信号の位相差に基づいてパルス幅が増減する位相差信号を出力させ、該位相差信号のパルス幅が基準分周器の出力信号のパルス幅を越えた場合にはアンロック信号を、越えない場合にはロック信号を出力させるPLLのロック検出回路であって、位相比較器の出力信号を第一のＤフリップフロップ回路とAND回路の一方の入力端子に入力し、該第一のＤフリップフロップ回路の出力信号を該AND回路の他方の入力端子に入力し、該AND回路の出力信号を第二のＤフリップフロップ回路に入力し、該第二のＤフリップフロップ回路の出力信号を第三のＤフリップフロップ回路を介して出力させるとともに、前記第一及び第二のＤフリップフロップ回路には基準分周器から同一の基準信号をクロック信号として入力し、第三のＤフリップフロップ回路には前記位相比較器の出力信号をインバータを介してクロック信号として入力して構成するものがある（例えば、特許文献３参照）。

しかしながら、上記特許文献３では、位相比較器の出力信号のパルス幅が基準信号より大きくなった場合に限り確実にアンロック信号を出力するものであるが、前述のように、アンロック検出回路でアンロック状態を検出する位相差を制御し、任意の感度でアンロック状態の検出を行うというものではない。
また、従来、外部回路を必要とせず、各装置間で同期がとれた各装置の多相制御クロックを発生させる回路を各装置内に設けるため、多相制御クロックで装置内部が動作する装置において、制御クロックの倍の周波数のデューティ・フリー・クロックと該倍周波数のデューティ・フリー・クロックの第１のクロックの立上がり縁と次の立ち上がり縁、あるいは、第１の立ち下がり縁と次の立ち上がり縁で、電圧レベルが異なった制御クロックと同じ周波数のデューティ・フリー・クロックとを入力とし、該多相制御クロックを発生させるものがある（例えば、特許文献４参照）。

しかしながら、上記特許文献４では、制御クロックを発生させるものであるが、前述のように、アンロック検出回路でアンロック状態を検出する位相差を制御し、任意の感度でアンロック状態の検出を行うというものではない。
また、従来、ＰＬＬ回路に関し、入力されたパルス信号のデューティ比に変化があってもロック時における出力パルスに位相変化を生じないようにすることを目的とし、位相比較器としてＲ−Ｓフリップフロップを用いるＰＬＬ回路において、入力パルスの入力端子とこのＲ−Ｓフリップフロップの入力端子との間に入力パルスのデューティ比を一定に保つためのデューティ比調整回路を設け、また、このデューティ比調整回路は、このフリップフロップの出力パルス幅に対応した調整出力を生成する誤差検出回路からの調整出力によって入力パルスのデューティ比を一定に保つように構成することができるものがある（例えば、特許文献５参照）。

しかしながら、上記特許文献５では、デューティ比調整回路は、フリップフロップの出力パルス幅に対応した調整出力を生成するものであるが、アンロック検出回路でアンロック状態を検出する位相差を制御し、任意の感度でアンロック状態の検出を行うというものではない。

特開平０６−００６２１３号公報 特開平０２−２８４５２１号公報 特開平０３−１５９３１８号公報 特開平０１−１１９１１５号公報 特開平０４−２８４０２４号公報

したがって、本発明は上記問題点に鑑みて、アンロック状態を検出する位相差を制御し、任意の感度でアンロック状態の検出を行うアンロック検出回路及びクロック発生システムを提供することを目的とする。

本発明は前記問題点を解決するために、ＰＬＬのアンロック状態を検出するアンロック検出回路において、前記ＰＬＬへの基準信号、前記ＰＬＬからのフィードバック信号を一定のデューティ比のパルスにそれぞれ調整する１対のデューティ調整回路と、前記１対のデューティ調整回路からデューティ調整後の基準信号、デューティ調整後のフィードバック信号をクロック信号として論理値を記憶する第１の１対のフリップフロップ回路と、前記第１の１対のフリップフロップ回路の出力信号の論理積を取り、前記第１の１対のフリップフロップ回路の記憶した論理値をリセットするＡＮＤ回路と、前記１対のデューティ調整回路からデューティ調整後の基準信号Ｒ１を反転し、デューティ調整後のフィードバック信号を反転しクロック信号として前記第１の１対のフリップフロップ回路の出力信号をサンプリングし、論理値として記憶する第２の１対のフリップフロップ回路と、
前記第２の１対のフリップフロップ回路の出力信号の論理和を取り、アンロック信号として出力するＯＲ回路とを備えることを特徴とするアンロック検出回路を提供する。

さらに、前記１対のデューティ調整回路からデューティ調整後の基準信号を基準信号として、デューティ調整後のフィードバック信号をフィードバック信号として前記ＰＬＬが入力する。

さらに、本発明は、ＰＬＬを用いたクロック発生システムにおいて、前記ＰＬＬへの基準信号、前記ＰＬＬからのフィードバック信号を一定のデューティ比のパルスにそれぞれ調整する１対のデューティ調整回路と、前記基準信号と前記フィードバック信号の位相誤差がデューティ調整後の基準信号、デューティ調整後のフィードバック信号のパルス幅より大きい場合にはアンロック信号として出力するアンロック検出回路とを備えることを特徴とするクロック発生システムを提供する。

さらに、本発明は、ＰＬＬを用いたクロック発生システムにおいて、前記ＰＬＬへの基準信号、前記ＰＬＬからのフィードバック信号を一定のデューティ比のパルスにそれぞれ調整する１対のデューティ調整回路と、前記１対のデューティ調整回路からデューティ調整後の基準信号、デューティ調整後のフィードバック信号をクロック信号として論理値を記憶する第１の１対のフリップフロップ回路と、前記第１の１対のフリップフロップ回路の出力信号の論理積を取り、前記第１の１対のフリップフロップ回路の記憶した論理値をリセットするＡＮＤ回路と、前記１対のデューティ調整回路からデューティ調整後の基準信号を反転し、デューティ調整後のフィードバック信号を反転しクロック信号として前記第１の１対のフリップフロップ回路の出力信号をサンプリングし、論理値として記憶する第２の１対のフリップフロップ回路と、前記第２の１対のフリップフロップ回路の出力信号の論理和を取り、アンロック信号として出力するＯＲ回路とを備えることを特徴とするクロック発生システムを提供する。

さらに、ＬＳＩで形成されるＰＬＬ回路の外部に前記１対のデューティ調整回路を個別部品として設ける。
さらに、ＬＳＩで形成されるＰＬＬ回路の外部に前記１対のデューティ調整回路を個別部品として設ける。

以上説明したように、本発明によれば、前記ＰＬＬへの基準信号、前記ＰＬＬからのフィードバック信号を一定のデューティ比のパルスに１対のデューティ調整回路でそれぞれ調整し、前記基準信号と前記フィードバック信号の位相誤差がデューティ調整後の基準信号、デューティ調整後のフィードバック信号のパルス幅より大きい場合にはアンロック信号として出力するようにしたので、デューティ調整回路への外部制御信号により、任意の感度でアンロック検出が可能になり、クロック発生システムの高性能化、高信頼性化が可能になる。

以下、本発明の実施の形態について図面を参照して説明する。
図１は本発明に係るクロック発生システムの概略構成を示す図である。本図に示すように、クロック発生システムは、デューティ調整回路１１１、１１２、アンロック検出回路１１３、ＰＬＬ回路１１４からなる。

ＰＬＬ回路１１４は位相周波数比較回路１１４Ａ、フィルタ１１４Ｂ、制御発振器１１４Ｃからなる。
デューティ調整回路１１１、１１２はデューティ制御信号を入力し、デューティ調整回路１１１は、外部から入力した基準信号（ＲＥＦ）について、デューティ制御信号により所望のデューティ比を持ったデューティ調整後の基準信号Ｒ１として出力し、デューティ調整回路１１２は、ＰＬＬ回路１１４からフィードバック信号（ＦＢＫ）について、デューティ制御信号により所望のデューティ比をもったデューティ調整後のフィードバック信号Ｆ１として出力する。

ＰＬＬ１１４の位相周波数比較回路１１４Ａはデューティ調整回路１１１からデューティ調整後の基準信号Ｒ１、デューティ調整回路１１２からデューティ調整後のフィードバック信号Ｆ１を入力しフィルタ１１４Ｂを介して位相差を出力し、後続する制御発振器１１４Ｃから位相差に応じてクロック信号を発生する。
このように、アンロック検出回路１１３はデューティ調整回路１１１からデューティ調整後の基準信号Ｒ１、デューティ調整回路１１２からデューティ調整後のフィードバック信号Ｆ１を入力し、ＰＬＬ回路１１４のアンロック状態を検出しアンロック（ＵＮＬＯＣＫ）信号を出力する。

すなわち、アンロック検出回路１１３は、デューティ制御信号を設定することにより、所望の許容値でＰＬＬ回路１１４に対してロックが外れたことを検出することを可能にする。以下にアンロック検出回路１１３の詳細を説明する。
図２は図１におけるアンロック検出回路１１３の概略構成を示す図である。本図に示すように、アンロック検出回路１１３にはフリップフロップ回路１２１、１２２が設けられる。

フリップフロップ回路１２１は、クロック信号としてＣＫ入力端子にデューティ調整回路１１１からデューティ調整後の基準信号Ｒ１を入力し、Ｄ入力端子にＶＤＤ（例えば、Ｈｉｇｈレベル）信号を入力し論理値として記憶し、デューティ調整後の基準信号Ｒ１の、例えば、立ち上がりエッジでＶＤＤ信号をＱ出力端子に出力信号ＬＡとして出力する。
フリップフロップ回路１２２は、クロック信号としてＣＫ入力端子にデューティ調整回路１１２からデューティ調整後のフィードバック信号Ｆ１を入力し論理値として記憶し、Ｄ入力端子にＶＤＤ信号を入力しデューティ調整後のフィードバック信号Ｆ１の、例えば、立ち上がりエッジでＶＤＤ信号をＱ出力端子に出力信号ＬＥとして出力する。

フリップフロップ回路１２１、１２２の出力側にＡＮＤ回路１２３が設けられ、ＡＮＤ回路１２３はフリップフロップ回路１２１、１２２の各Ｑ出力端子から出力信号ＬＡ、ＬＥを入力し、ＡＮＤ信号を生成し、フリップフロップ回路１２１、１２２の出力信号ＲＳＴとしてフリップフロップ回路１２１、１２２のＲ入力端子に出力する。
ＡＮＤ回路１２３は、フリップフロップ回路１２１、１２２の出力信号ＬＡ、ＬＥが同時にＨ（Ｈｉｇｈ）レベルになったとき、ＲＳＴ信号がアサートされ、出力信号ＬＡ、ＬＥがＬ（Ｌｏｗ）レベルにリセットされる。

さらに、アンロック検出回路１１３にはフリップフロップ回路１２４、１２５が設けられる。
フリップフロップ回路１２４は、クロック信号としてＣＫ入力反転端子にデューティ調整回路１１１からデューティ調整後の基準信号Ｒ１を入力し、Ｄ入力端子にフリップフロップ回路１２１の出力信号ＬＡを入力し論理値として記憶し、デューティ調整後の基準信号Ｒ１の立ち下がりエッジでフリップフロップ回路１２１の出力信号ＬＡをＱ出力端子に出力信号ＬＡＳとして出力する。

フリップフロップ回路１２５は、クロック信号としてＣＫ入力反転端子にデューティ調整回路１１２からデューティ調整後のフィードバック信号Ｆ１を入力し、Ｄ入力端子にフリップフロップ回路１２２の出力信号ＬＥを入力し論理値として記憶し、デューティ調整後のフィードバック信号Ｆ１の立ち下がりエッジでフリップフロップ回路１２２の出力信号ＬＥをＱ出力端子に出力信号ＬＥＳとして出力する。

フリップフロップ回路１２４、１２５の出力側にはＯＲ回路１２６が設けられ、ＯＲ回路１２６はフリップフロップ回路１２４、１２５の各Ｑ出力端子から出力信号ＬＡＳ、ＬＥＳを入力し、ＯＲ信号を生成し、デューティ調整後の基準信号Ｒ１とデューティ調整後のフィードバック信号Ｆ１に位相差がある場合にはアンロック（ＵＮＬＯＣＫ）信号として出力する。

なお、図２のデューティ調整回路１１１、１１２、位相周波数比較回路１１４Ａ、フィルタ１１４Ｂ、制御発振器１１４Ｃは当業者にとってよく知られており、また、本発明とは直接関係しないので、その詳細な構成の説明は省略する。
図３は図２におけるアンロック検出回路１１３の動作例を説明するタイミングチャートである。本図に示すように、Ｔ１サイクルでは位相誤差はなく、次のＴ２サイクルで位相誤差ＰＨ＿ＥＲＲが発生すると仮定する。

基準信号ＲＥＦはデューティ調整回路１１１によりパルス幅がＰＷ＿Ｒに設定された信号として基準信号Ｒ１に調整される。
フリップフロップ回路１２１はデューティ調整後の基準信号Ｒ１の立ち上がりエッジでＶＤＤ信号をＱ出力端子に出力信号ＬＡとして出力する。
同様に、フィードバックＦＢＫはデューティ調整回路１１２によりパルス幅がＰＷ＿Ｆに設定された信号としてフィードバックF１に調整される。

フリップフロップ回路１２２はデューティ調整後のフィードバック信号Ｆ１の立ち上がりエッジでＶＤＤ信号をＱ出力端子に出力信号ＬＥとして出力する。
フリップフロップ回路１２１、１２２ではＡＮＤ回路１２３により出力信号ＬＡ、ＬＥが同時にＨレベルになったときにＡＮＤ回路１２３の出力であるＲＳＴ信号がアサートされ、出力信号ＬＡ、ＬＥがＬレベルにリセットされる。

前記動作により、デューティ調整後の基準信号Ｒ１とデューティ調整後のフィードバック信号Ｆ１の立ち上がりの位相差に応じて、フリップフロップ回路１２１、１２２の出力信号ＬＡ、ＬＥにそれぞれ位相遅れ信号、位相進み信号が発生される。
フリップフロップ回路１２４は、デューティ調整後の基準信号Ｒ１の立ち下がりでフリップフロップ回路１２１の出力信号ＬＡをサンプリングし、出力信号ＬＡＳを出力する。

フリップフロップ回路１２５は、デューティ調整後のフィードバック信号Ｆ１の立ち下がりでフリップフロップ回路１２２の出力信号ＬＥをサンプリングし、出力信号ＬＥＳを出力する。
ＯＲ回路１２６はフリップフロップ回路１２４の出力信号ＬＡＳとフリップフロップ回路１２５の出力信号ＬＥＳを入力し、ＯＲ信号を生成し、位相誤差ＰＨ＿ＥＲＲがデューティ調整後の基準信号Ｒ１、デューティ調整後のフィードバック信号Ｆ１のパルス幅ＰＷ＿Ｒ、ＰＷ＿Ｆより大きい場合にアンロック信号として出力する。

図４は図２におけるアンロック検出回路１１３の別の動作例を説明するタイミングチャートである。本図に示すように、ＯＲ回路１２６は、位相誤差ＰＨ＿ＥＲＲがデューティ調整後の基準信号Ｒ１、デューティ調整後のフィードバック信号Ｆ１のパルス幅ＰＷ＿Ｒ、ＰＷ＿Ｆより小さい場合にはアンロック信号を出力しない。
したがって、本発明によれば、アンロック検出回路に対して、デューティ調整回路への外部制御信号により、任意の感度でアンロック検出が可能になり、クロック発生システムの高性能化、高信頼性化が可能になる。

クロック発生システムはＬＳＩ（大規模集積回路）で形成されるが、ＬＳＩで形成されるＰＬＬ回路の外部にデューティ調整回路１１１、１１２を個別部品として設けるようにしてもよい。これにより、デューティ調整回路１１１、１１２のデューティ比設定の自由度を高めることが可能になる。

図５は図１におけるクロック発生システムの別の概略構成を示す図である。本図に示すように、図１と比較して、ＰＬＬ回路１１４では、デューティ調整回路１１１、１１２を介さずに、直接に、基準信号（ＲＥＦ）、フィードバック信号を位相周波数比較回路１１４Ａに入力するようにしてもよい。これにより、アンロック検出回路１１３の汎用化が増す。

本発明に係るクロック発生システムの概略構成を示す図である。 図１におけるアンロック検出回路１１３の概略構成を示す図である。 図２におけるアンロック検出回路１１３の動作例を説明するタイミングチャートである。 図２におけるアンロック検出回路１１３の別の動作例を説明するタイミングチャートである。 図１におけるクロック発生システムの別の概略構成を示す図である。

符号の説明

１１１、１１２…デューティ調整回路
１１３…アンロック検出回路
１１４…ＰＬＬ回路
１１４Ａ…位相周波数比較回路
１１４Ｂ…フィルタ
１１４Ｃ…制御発振器
１２１、１２２、１２４、１２５…フリップフロップ回路
１２３…ＡＮＤ回路
１２６…ＯＲ回路

Claims (6)

1. ＰＬＬのアンロック状態を検出するアンロック検出回路において、
   前記ＰＬＬへの基準信号、前記ＰＬＬからのフィードバック信号を一定のデューティ比のパルスにそれぞれ調整する１対のデューティ調整回路と、
   前記１対のデューティ調整回路からデューティ調整後の基準信号、デューティ調整後のフィードバック信号をクロック信号として論理値を記憶する第１の１対のフリップフロップ回路と、
   前記第１の１対のフリップフロップ回路の出力信号の論理積を取り、前記第１の１対のフリップフロップ回路の記憶した論理値をリセットするＡＮＤ回路と、
   前記１対のデューティ調整回路からデューティ調整後の基準信号を反転し、デューティ調整後のフィードバック信号を反転しクロック信号として前記第１の１対のフリップフロップ回路の出力信号をサンプリングし、論理値として記憶する第２の１対のフリップフロップ回路と、
   前記第２の１対のフリップフロップ回路の出力信号の論理和を取り、アンロック信号として出力するＯＲ回路とを備えることを特徴とするアンロック検出回路。
2. 前記１対のデューティ調整回路からデューティ調整後の基準信号を基準信号として、デューティ調整後のフィードバック信号をフィードバック信号として前記ＰＬＬが入力することを特徴とする、請求項１に記載のアンロック検出回路。
3. ＰＬＬを用いたクロック発生システムにおいて、
   前記ＰＬＬへの基準信号、前記ＰＬＬからのフィードバック信号を一定のデューティ比のパルスにそれぞれ調整する１対のデューティ調整回路と、
   前記基準信号と前記フィードバック信号の位相誤差がデューティ調整後の基準信号、デューティ調整後のフィードバック信号のパルス幅より大きい場合にはアンロック信号として出力するアンロック検出回路とを備えることを特徴とするクロック発生システム。
4. ＰＬＬを用いたクロック発生システムにおいて、
   前記ＰＬＬへの基準信号、前記ＰＬＬからのフィードバック信号を一定のデューティ比のパルスにそれぞれ調整する１対のデューティ調整回路と、
   前記１対のデューティ調整回路からデューティ調整後の基準信号、デューティ調整後のフィードバック信号をクロック信号として論理値を記憶する第１の１対のフリップフロップ回路と、
   前記第１の１対のフリップフロップ回路の出力信号の論理積を取り、前記第１の１対のフリップフロップ回路の記憶した論理値をリセットするＡＮＤ回路と、
   前記１対のデューティ調整回路からデューティ調整後の基準信号を反転し、デューティ調整後のフィードバック信号を反転しクロック信号として前記第１の１対のフリップフロップ回路の出力信号をサンプリングし、論理値として記憶する第２の１対のフリップフロップ回路と、
   前記第２の１対のフリップフロップ回路の出力信号の論理和を取り、アンロック信号として出力するＯＲ回路とを備えることを特徴とするクロック発生システム。
5. ＬＳＩで形成されるＰＬＬ回路の外部に前記１対のデューティ調整回路を個別部品として設けることを特徴とする、請求項１に記載のアンロック検出回路。
6. ＬＳＩで形成されるＰＬＬ回路の外部に前記１対のデューティ調整回路を個別部品として設けることを特徴とする、請求項２に記載のクロック発生システム。

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