JP2001007297A

JP2001007297A - Ｃｍｏｓ集積回路及びこれを用いたタイミング信号発生装置

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Publication number: JP2001007297A
Application number: JP2000126244A
Authority: JP
Inventors: Toshiyuki Okayasu; 俊幸岡安
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1999-04-21
Filing date: 2000-04-20
Publication date: 2001-01-12
Anticipated expiration: 2020-04-20
Also published as: JP4295896B2

Abstract

(57)【要約】【課題】本発明は、半導体試験装置等において使用さ
れる、タイミング発生器のＣＭＯＳ集積回路の動作率が
変化しても、タイミング信号出力におけるタイミングド
リフトやタイミングジッタが生じないようにしたタイミ
ング発生器のＣＭＯＳ集積回路及びこれを用いたタイミ
ング信号発生装置を提供する。【解決手段】タイミング信号を発生するタイミング発
生ブロックと、該タイミング発生ブロックのタイミング
を制御する制御回路ブロックとによりタイミング信号を
発生するＣＭＯＳ集積回路において、制御電圧により電
源電流が制御されるヒータ回路と、前記タイミング発生
ブロックと、前記制御回路ブロックと、前記ヒータ回路
とに流れる電源電流を電流検出手段で検出し、前記ヒー
タ回路の制御電圧としてヒータ回路に流れる電流を負帰
還制御するヒータ制御回路と、前記ＣＭＯＳ集積回路側
の電源電圧をセンスして、印加電圧を一定となるように
制御している電源レギュレータとを具備してＣＭＯＳ集
積回路の消費電力が一定となるようにしている解決手
段。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体試験装置等
において、タイミング精度の要求されるタイミング信号
を発生するＣＭＯＳ集積回路及びこのＣＭＯＳ集積回路
を用いたタイミング信号発生装置に関する。

【０００２】

【従来の技術】従来技術の例について、図４〜図６を参
照して説明する。最初に、従来の半導体試験装置等にお
いて、タイミング精度の要求されるタイミング信号を発
生するＣＭＯＳ集積回路の主要構成と各動作について説
明する。図４に示すように、従来のタイミング信号を発
生するＣＭＯＳ集積回路の一例は、電源１０と、制御回
路ブロック２０と、タイミング発生ブロック３０とで構
成している。

【０００３】電源１０は、ＣＭＯＳ集積回路に電源電流
を供給する定電圧電源である。例えば、ＶＤＤ側をＧＮ
Ｄとし負電圧をＶＳＳとして供給している。

【０００４】制御回路ブロック２０は、クロック信号に
同期して、タイミング発生ブロック３０の遅延回路３１
の制御信号を生成しているロジック系回路である。

【０００５】タイミング発生ブロック３０は、クロック
信号を制御信号により所望の時間遅延させる複数の可変
遅延回路３１で構成される。可変遅延回路３１は、例え
ばＣＭＯＳゲートの伝搬遅延のある経路と無い経路とを
選択して、その差分の遅延時間を組み合わせた構成の可
変遅延回路である。

【０００６】次に、従来のタイミング信号を発生するＣ
ＭＯＳ集積回路の動作について説明する。制御回路ブロ
ック２０は、論理回路で構成されているので、論理素子
の伝搬遅延時間がある程度変動しても、段間のデータの
受け渡しにタイミング裕度が確保されていれば、論理動
作に影響を与えない。

【０００７】一方、タイミング発生ブロック３０は、出
力のタイミング信号そのものをタイミングの基準として
使用するので、伝搬遅延時間の変動が出力タイミング信
号の誤差となる。従って、高精度のタイミング信号出力
を得るためには、タイミング発生ブロック３０の伝搬遅
延時間が変動する要因を排除する必要がある。

【０００８】タイミング発生ブロック３０の遅延時間が
変動する要因としては、周囲温度、自己発熱量によって
定まるチップ温度、電源電圧の変動などがある。周囲温
度は、冷却手段の改善により、例えば冷媒温度を一定に
保つことで安定化できる。また、電源電圧は、例えばＣ
ＭＯＳ集積回路のチップに供給する電圧をセンスする高
精度の電圧レギュレータを使用することで安定化でき
る。

【０００９】しかし、ＣＭＯＳ集積回路のチップの自己
発熱量を安定化するのは困難である。一般に、ＣＭＯＳ
集積回路の論理ゲートは、出力が反転する瞬間に電源電
流が流れたとき電力消費し、定常的な消費電力は無い。
例えば、集積回路のチップの動作率と自己発熱量との関
係を図５に示す。ここに、動作率とは、集積回路のチッ
プを動作させたとき、単位時間当たりのゲート出力が反
転する総数である。図５の点線で示すように、ＥＣＬ集
積回路のチップの自己発熱量は、動作率によらず一定で
ある。しかし、図５の実線で示すように、ＣＭＯＳ集積
回路のチップの自己発熱量は、動作率と比例関係にあ
る。

【００１０】従って、ＣＭＯＳ集積回路の動作率の変化
は自己発熱量の変化となり、チップの温度変化となり伝
搬遅延時間の変化となる。例えば、図６に示すように、
ＣＭＯＳ集積回路のチップ温度が上昇すると、伝搬遅延
時間は増加する。つまり、ＣＭＯＳ集積回路の動作率が
変化すると、チップの温度変化となり、伝搬遅延時間が
変化するので、タイミング信号出力におけるタイミング
ドリフトやタイミングジッタとなる。

【００１１】ところで、半導体試験装置においては、被
試験デバイスの試験仕様に柔軟に対応するため、発生す
る試験信号の周期やタイミングは自由に設定することが
可能である必要がある。そのため、タイミング発生器の
出力のタイミング信号も試験サイクル毎に自由に設定で
きるようになっている。

【００１２】例えば、或る試験サイクルでは４ｎｓの周
期で、次の試験サイクルでは１μｓの周期でタイミング
信号を出力したりする。その結果、タイミング発生器の
ＣＭＯＳ集積回路の動作率が変化して、チップの温度が
変化する。

【００１３】そこで、タイミング発生ブロック３０に関
しては、各タイミング信号の可変遅延回路３１ごとにダ
ミーの遅延回路を設けて、制御回路ブロック２０の反転
出力数の情報データを基に、該ダミーの遅延回路を反転
出力動作をさせてリアルタイムに動作率を或程度までは
一定化させている。

【００１４】しかし、制御回路ブロック２０自体の動作
率を一定化していないので、その動作率の変化により温
度が変化して、同一チップ内のタイミング発生ブロック
３０に、その温度変化が伝熱して伝搬遅延時間の変動と
なり、タイミング信号出力におけるタイミングドリフト
やタイミングジッタとなる。

【００１５】

【発明が解決しようとする課題】上記説明のように、半
導体試験装置において、タイミング発生器のＣＭＯＳ集
積回路の動作率が変化して、タイミング信号出力におけ
るタイミングドリフトやタイミングジッタとなる。そこ
で、本発明は、こうした問題に鑑みなされたもので、そ
の目的は、半導体試験装置等において使用される、タイ
ミング発生器のＣＭＯＳ集積回路の動作率が変化して
も、タイミング信号出力におけるタイミングドリフトや
タイミングジッタが生じないようにしたタイミング発生
器のＣＭＯＳ集積回路を提供することにある。

【００１６】

【課題を解決するための手段】即ち、上記目的を達成す
るためになされた本発明の第１は、タイミング信号を発
生するタイミング発生ブロックと、該タイミング発生ブ
ロックのタイミングを制御する制御回路ブロックとによ
りタイミング信号を発生するＣＭＯＳ集積回路におい
て、制御電圧により電源電流が制御されるヒータ回路
と、前記タイミング発生ブロックと、前記制御回路ブロ
ックと、前記ヒータ回路とに流れる電源電流を電流検出
手段で検出し、前記ヒータ回路の制御電圧としてヒータ
回路に流れる電流を負帰還制御するヒータ制御回路と、
を具備してＣＭＯＳ集積回路の消費電力が一定となるよ
うにしていることを特徴としたＣＭＯＳ集積回路を要旨
としている。

【００１７】また、上記目的を達成するためになされた
本発明の第２は、前記ＣＭＯＳ集積回路側の電源電圧を
センスして、印加電圧を一定となるように制御している
電源レギュレータと、をさらに具備した本発明第１記載
のＣＭＯＳ集積回路を要旨としている。

【００１８】また、上記目的を達成するためになされた
本発明の第３は、ヒータ回路は、印加信号を制御して電
源電流を制御している電流制御素子で構成される本発明
第１記載のＣＭＯＳ集積回路を要旨としている。

【００１９】また、上記目的を達成するためになされた
本発明の第４は、印加信号を制御して電流カットできる
スイッチ素子を設けてヒータ回路に流れる電源電流をカ
ットできるようにした本発明第１または３記載のＣＭＯ
Ｓ集積回路を要旨としている。

【００２０】また、上記目的を達成するためになされた
本発明の第５は、上記電流制御素子は、ＭＯＳＦＥＴで
構成される本発明第３記載のＣＭＯＳ集積回路を要旨と
している。

【００２１】また、上記目的を達成するためになされた
本発明の第６は、上記スイッチ素子は、ＭＯＳＦＥＴで
構成される本発明第４記載のＣＭＯＳ集積回路を要旨と
している。

【００２２】また、上記目的を達成するためになされた
本発明の第７は、上記ヒータ回路の各ヒータセルはチッ
プ全体に均等に分布するよう配置している本発明第１記
載のＣＭＯＳ集積回路を要旨としている。

【００２３】また、上記目的を達成するためになされた
本発明の第８は、上記ヒータ回路の各ヒータセルは当該
制御回路ブロックのみに分布するよう配置している本発
明第１記載のＣＭＯＳ集積回路を要旨としている。

【００２４】また、上記目的を達成するためになされた
本発明の第９は、タイミング信号を発生するタイミング
発生ブロックと、該タイミング発生ブロックのタイミン
グを制御する制御回路ブロックとによりタイミング信号
を発生するＣＭＯＳ集積回路を有する、タイミング信号
発生装置において、当該ＣＭＯＳ集積回路内には、制御
電圧により電源電流が制御されるヒータ回路と、を備
え、当該ＣＭＯＳ集積回路外には、前記タイミング発生
ブロックと、前記制御回路ブロックと、前記ヒータ回路
とに流れる電源電流を電流検出手段で検出し、前記ヒー
タ回路の制御電圧としてヒータ回路に流れる電流を負帰
還制御するヒータ制御回路と、を備え、ＣＭＯＳ集積回
路の消費電力が一定となるようにしていることを特徴と
したタイミング信号発生装置を要旨としている。

【００２５】また、上記目的を達成するためになされた
本発明の第１０は、前記ＣＭＯＳ集積回路側の電源電圧
をセンスして、印加電圧を一定となるように制御してい
る電源レギュレータと、をさらに具備した本発明第９記
載のタイミング信号発生装置を要旨としている。

【００２６】また、上記目的を達成するためになされた
本発明の第１１は、ヒータ回路は、印加信号を制御して
電源電流を制御している電流制御素子で構成される本発
明第９記載のタイミング信号発生装置を要旨としてい
る。

【００２７】また、上記目的を達成するためになされた
本発明の第１２は、印加信号を制御して電流カットでき
るスイッチ素子を設けてヒータ回路に流れる電源電流を
カットできるようにした本発明第９または１１記載のタ
イミング信号発生装置を要旨としている。

【００２８】また、上記目的を達成するためになされた
本発明の第１３は、上記電流制御素子は、ＭＯＳＦＥＴ
で構成される本発明第１１記載のタイミング信号発生装
置を要旨としている。

【００２９】また、上記目的を達成するためになされた
本発明の第１４は、上記スイッチ素子は、ＭＯＳＦＥＴ
で構成される本発明第１２記載のタイミング信号発生装
置を要旨としている。

【００３０】また、上記目的を達成するためになされた
本発明の第１５は、上記ヒータ回路の各ヒータセルはチ
ップ全体に均等に分布するよう配置している本発明第９
記載のタイミング信号発生装置を要旨としている。

【００３１】そして、上記目的を達成するためになされ
た本発明の第１６は、上記ヒータ回路の各ヒータセルは
当該制御回路ブロックのみに分布するよう配置している
本発明第９記載のタイミング信号発生装置を要旨として
いる。

【００３２】

【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。

【００３３】

【実施例】本発明の実施例について、図１〜図３を参照
して説明する。最初に、本発明のタイミング精度の要求
されるタイミング信号を発生するＣＭＯＳ集積回路の主
要構成と各動作について説明する。図１に示すように、
本発明のタイミング信号を発生するＣＭＯＳ集積回路の
一例は、制御回路ブロック２０と、タイミング発生ブロ
ック３０と、ヒータ回路４０と、ヒータ制御回路５０
と、電源レギュレータ６０とで構成している。この構成
において、制御回路ブロック２０と、タイミング発生ブ
ロック３０とは、従来技術と同じであるので説明を省略
する。

【００３４】ヒータ回路４０は、例えば図２に示すよう
にＮタイプＭＯＳＦＥＴ１によるヒータセルが複数並列
接続して構成されている。但し、ヒータ回路４０の各ヒ
ータセルはチップ全体に均等に分布するよう配置してい
る。そして、各ヒータセルのＭＯＳＦＥＴ１のドレイン
とソースは電源のＶＤＤとＶＳＳにそれぞれ接続され、
ゲートの制御電圧Ｈｃはヒータ制御回路５０から供給さ
れる。また、ゲートの制御電圧Ｈｃにより、各ヒータセ
ルつまりヒータ回路４０に流れる電源電流が制御され
る。

【００３５】ヒータ制御回路５０は、図１に示すよう
に、ヒータ回路４０と、制御回路ブロック２０と、タイ
ミング発生ブロック３０とに流れる電源電流ＩSSを検出
する低抵抗値の抵抗Ｒｓと、基準電圧Ｖrefと差動増幅
器とで構成している。また、ヒータ制御回路５０は、下
記式（１）となるようにヒータ回路４０のヒータ制御電
圧Ｈｃにより負帰還して、電源電流のＩSSが一定となる
ように制御している。ＩSS×Ｒｓ＝Ｖref ・・・・（１）

【００３６】例えば、制御回路ブロック２０と、タイミ
ング発生ブロック３０との動作率が大きくなって電源電
流ＩSSが増加したときは、ヒータ回路４０に流れる電源
電流が少なくなるようにヒータ制御電圧Ｈｃの電位を高
くして電源電流ＩSSが一定となるように制御している。
反対に、制御回路ブロック２０と、タイミング発生ブロ
ック３０との動作率が小さくなって電源電流ＩSSが減少
したときは、ヒータ回路４０に流れる電源電流が増加す
るようにヒータ制御電圧Ｈｃの電位を低くして電源電流
ＩSSが一定となるように制御している。

【００３７】電源レギュレータ６０は、ＣＭＯＳ集積回
路に電源電流を供給する定電圧電源である。そして、Ｇ
ＮＤ電位のＶＤＤに対して、ヒータ制御回路５０の電源
電流の検出抵抗Ｒｓを介して負電圧のＶＳＳとして供給
（force）している。そして、タイミング発生回路のＶ
ＳＳ側の電圧を検出（sense）して、電源レギュレータ
６０の内部基準電圧となるようにＶＳＳの負電圧を安定
化している。

【００３８】従って、ＣＭＯＳ集積回路の動作率が変化
しても、チップに供給されるＶＤＤとＶＳＳ間の電源電
圧が一定に安定化され、電源電流ＩSSも一定になるよう
に制御されるので、チップ全体の消費電力は常に一定値
となり、チップの温度を一定となるように保つことがで
きる。

【００３９】従って、ＣＭＯＳ集積回路の動作率が変化
しても、チップの温度は一定に保たれるので伝搬遅延時
間が変化しない。つまり、ＣＭＯＳ集積回路の動作率が
変化しても、伝搬遅延時間が変化しないので、タイミン
グ信号出力におけるタイミングドリフトやタイミングジ
ッタが生じにくいので高精度のタイミング信号が発生で
きる。

【００４０】ところで、ＣＭＯＳ集積回路の試験手法の
一つであるＩDDQ（静止電源電流測定）がある。このＩD
DQ測定を実施する場合のヒータセルの回路は、例えば図
３に示すように、ＮタイプのＭＯＳＦＥＴ１と、Ｐタイ
プのＭＯＳＦＥＴ２とで構成している。ＮタイプのＭＯ
ＳＦＥＴ１のゲート電圧Ｈｃには、ヒータ制御回路５０
からヒータ制御電圧Ｈｃをあたえる。ＰタイプのＭＯＳ
ＦＥＴ２のゲート電圧ＣＯＮＴは、電流カットの制御端
子であり、ＣＯＮＴ＝ＶＤＤのときヒータ回路に流れる
電源電流がカットされ、ＣＯＮＴ＝ＶＳＳのときヒータ
回路４０に電源電流が流れる。従って、ＩDDQ測定を実
施するときは、ＣＯＮＴ＝ＶＤＤとしてヒータ回路４０
に流れる電源電流をカットしておこなう。

【００４１】上記実施例においては、ヒータ回路４０の
各ヒータセルはチップ全体に均等に分布するよう配置し
ている。しかし、タイミング発生ブロック３０におい
て、各タイミング信号の可変遅延回路３１ごとにダミー
の遅延回路を設けて、制御回路ブロック２０の反転出力
数の情報データを基に、該ダミーの遅延回路を反転出力
動作をさせてリアルタイムに動作率を或程度までは一定
化させていて、実用上充分に補償されている場合には、
この部分へのヒータセルの配置を除外してもよい。すな
わち、ヒータ回路４０の各ヒータセルを、制御回路ブロ
ック２０のみに分布するよう配置してもよい。

【００４２】また、上記実施例においては、図２及び図
３におけるヒータ回路は、ＭＯＳＦＥＴで構成されてい
る。しかしＭＯＳＦＥＴに限るわけではなく、制御電
圧に応じて動作する電流制御素子であればよい。

【００４３】また、上記実施例においては、図３におけ
る電源電流カット手段は、ＭＯＳＦＥＴを使用してい
る。しかしＭＯＳＦＥＴに限るわけではなく、電流カ
ットの制御信号に応じて動作するスイッチ素子であれば
よい。

【００４４】また、上記実施例においては、本発明要素
は、ＣＭＯＳ集積回路として構成されている。しか
し、一部の要素をＣＭＯＳ集積回路の外に配置し、全体
として、ＣＭＯＳ集積回路を用いたタイミング信号発生
装置として構成してもよい。例えば、電源レギュレータ
６０をＣＭＯＳ集積回路の外に配置し、制御回路ブロッ
ク２０と、タイミング発生ブロック３０と、ヒータ回路
４０と、ヒータ制御回路５０とをＣＭＯＳ集積回路の内
に配置して、タイミング信号発生装置として構成しても
よい。また他の例として、ヒータ制御回路５０と、電源
レギュレータ６０とをＣＭＯＳ集積回路の外に配置し、
制御回路ブロック２０と、タイミング発生ブロック３０
と、ヒータ回路４０とをＣＭＯＳ集積回路の内に配置し
て、タイミング信号発生装置として構成してもよい。

【００４５】

【発明の効果】本発明は、以上説明したように、ＣＭＯ
Ｓ集積回路の動作率が変化しても、チップに供給される
ＶＤＤとＶＳＳ間の電源電圧が一定に安定化され、電源
電流ＩSSも一定になるように制御されるので、チップ全
体の消費電力は常に一定値となり、チップの温度を一定
となるように保つことができるので、以下に記載される
ような効果を奏する。即ち、ＣＭＯＳ集積回路の動作率
が変化しても、伝搬遅延時間が変化しないので、タイミ
ング信号出力におけるタイミングドリフトやタイミング
ジッタが生じにくいので高精度のタイミング信号が発生
できる効果がある。また、チップ温度が一定となるか
ら、制御回路ブロックの温度変化が少なくなるので回路
上のタイミング裕度が取りやすくなり制御回路ブロック
の簡素化もできる効果もある。さらに、電流カットの制
御端子付きのヒータ回路を使用すれば、ＣＭＯＳ集積回
路の試験手法の一つであるＩDDQ（静止電源電流測定）
の測定も可能である。

【図面の簡単な説明】

【図１】本発明のＣＭＯＳ集積回路のブロック図であ
る。

【図２】ヒータセルの基本回路図である。

【図３】電流カット制御端子付きヒータセルの回路図で
ある。

【図４】従来のＣＭＯＳ集積回路のブロック図である。

【図５】集積回路の動作率と自己発熱量との関係図であ
る。

【図６】ＣＭＯＳ集積回路のチップ温度と伝搬遅延時間
との関係図である。

【符号の説明】１０電源２０制御回路ブロック３０タイミング発生ブロック３１可変遅延回路４０ヒータ回路５０ヒータ制御回路６０電源レギュレータ

Claims

【特許請求の範囲】

【請求項１】タイミング信号を発生するタイミング発
生ブロックと、該タイミング発生ブロックのタイミングを制御する制御
回路ブロックとによりタイミング信号を発生するＣＭＯ
Ｓ集積回路において、制御電圧により電源電流が制御されるヒータ回路と、前記タイミング発生ブロックと、前記制御回路ブロック
と、前記ヒータ回路とに流れる電源電流を電流検出手段
で検出し、前記ヒータ回路の制御電圧としてヒータ回路
に流れる電流を負帰還制御するヒータ制御回路と、を具備してＣＭＯＳ集積回路の消費電力が一定となるよ
うにしていることを特徴としたＣＭＯＳ集積回路。
【請求項２】前記ＣＭＯＳ集積回路側の電源電圧をセ
ンスして、印加電圧を一定となるように制御している電
源レギュレータと、をさらに具備した請求項１記載のＣＭＯＳ集積回路。
【請求項３】ヒータ回路は、印加信号を制御して電源
電流を制御している電流制御素子で構成される請求項１
記載のＣＭＯＳ集積回路。
【請求項４】印加信号を制御して電流カットできるス
イッチ素子を設けてヒータ回路に流れる電源電流をカッ
トできるようにした請求項１または３記載のＣＭＯＳ集
積回路。
【請求項５】上記電流制御素子は、ＭＯＳＦＥＴで構
成される請求項３記載のＣＭＯＳ集積回路。
【請求項６】上記スイッチ素子は、ＭＯＳＦＥＴで構
成される請求項４記載のＣＭＯＳ集積回路。
【請求項７】上記ヒータ回路の各ヒータセルはチップ
全体に均等に分布するよう配置している請求項１記載の
ＣＭＯＳ集積回路。
【請求項８】上記ヒータ回路の各ヒータセルは当該制
御回路ブロックのみに分布するよう配置している請求項
１記載のＣＭＯＳ集積回路。
【請求項９】タイミング信号を発生するタイミング発
生ブロックと、該タイミング発生ブロックのタイミングを制御する制御
回路ブロックとによりタイミング信号を発生するＣＭＯ
Ｓ集積回路を有する、タイミング信号発生装置におい
て、当該ＣＭＯＳ集積回路内には、制御電圧により電源電流が制御されるヒータ回路と、を備え、当該ＣＭＯＳ集積回路外には、前記タイミング発生ブロックと、前記制御回路ブロック
と、前記ヒータ回路とに流れる電源電流を電流検出手段
で検出し、前記ヒータ回路の制御電圧としてヒータ回路
に流れる電流を負帰還制御するヒータ制御回路と、を備え、ＣＭＯＳ集積回路の消費電力が一定となるようにしてい
ることを特徴としたタイミング信号発生装置。
【請求項１０】前記ＣＭＯＳ集積回路側の電源電圧を
センスして、印加電圧を一定となるように制御している
電源レギュレータと、をさらに具備した請求項９記載のタイミング信号発生装
置。
【請求項１１】ヒータ回路は、印加信号を制御して電
源電流を制御している電流制御素子で構成される請求項
９記載のタイミング信号発生装置。
【請求項１２】印加信号を制御して電流カットできる
スイッチ素子を設けてヒータ回路に流れる電源電流をカ
ットできるようにした請求項９または１１記載のタイミ
ング信号発生装置。
【請求項１３】上記電流制御素子は、ＭＯＳＦＥＴで
構成される請求項１１記載のタイミング信号発生装置。
【請求項１４】上記スイッチ素子は、ＭＯＳＦＥＴで
構成される請求項１２記載のタイミング信号発生装置。
【請求項１５】上記ヒータ回路の各ヒータセルはチッ
プ全体に均等に分布するよう配置している請求項９記載
のタイミング信号発生装置。
【請求項１６】上記ヒータ回路の各ヒータセルは当該
制御回路ブロックのみに分布するよう配置している請求
項９記載のタイミング信号発生装置。