JP3540147B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体回路の出荷検査に使用される半導体装置に関するものである。
【0002】
【従来の技術】
従来より、半導体回路の出荷検査では、実動周波数で検査を行うことが望まれている。また、近年、半導体回路は、動作周波数が40MHz以上の高速動作のものが要求されている。
【0003】
一方、従来の半導体回路の検査では、この検査に使用される検査装置(以下、テスタと称する)から半導体回路に供給できるクロック信号の動作周波数が低速であり、低速動作周波数の半導体回路においては実動周波数で出荷検査を行うことができるが、動作周波数が高速の高速動作の半導体回路に対して実動周波数での出荷検査を行うことができない。
【0004】
したがって、従来の出荷検査としては、出荷検査に使用されるテスタの能力(例えば、被検査体である半導体回路の動作周波数よりも低い周波数の駆動信号しか供給できない等の能力)や上記テスタに使用される入力ベクタの整合性等の理由により、低速での機能テストとある特定の内部パス(入力信号から出力信号まで)の遅延量観測テストとを行っている。
【0005】
この遅延量観測テストでは、入力されるデータと、半導体回路より出力されるデータとの遅延量を観測する。この遅延量は、テスタより入力される周波数が低い場合でも高い場合でも同じであるため、上記テスタでも遅延量の観測が可能となる。
【0006】
【発明が解決しようとする課題】
ところで、半導体回路は、ソース/ドレインの形成のためのイオン注入工程等を経て形成されるトランジスタを含んでおり、これらトランジスタの各チャネルにおける閾値電圧がばらつくこと(プロセス特性)で、高速動作回路部の動作周波数のマージン(以下、動作マージンと称する)不足が生じる。
【0007】
したがって、上記従来の出荷検査である低速での機能テストや遅延量観測テストにおいて、合格した半導体回路であっても、プロセス起因等による動作マージン不足と認められるものが存在する虞があり、出荷する半導体回路の中に不良品が混入する虞があるという問題が生じる。
【0008】
本発明は、上記の問題点を解決するためになされたもので、その目的は、テスタからのクロックの周波数を上げずに、低速で出荷検査を行うことで、従来の出荷検査に加えて、半導体回路の製造プロセスのばらつきの判定検査に対応できるようにし、プロセス起因等による動作マージン不足等の不良デバイスの混入を防止し得るような半導体回路の検査に用いられる半導体装置を提供することにある。
【0009】
【課題を解決するための手段】
請求項1の半導体装置は、上記の課題を解決するために、入力されるクロック信号の立ち上がりまたは立ち下がりのタイミングで入力データをラッチするラッチ手段を複数有し、上記ラッチ手段が少なくとも3つ直列に接続され、第1のラッチ手段の出力端子と第2のラッチ手段の入力端子との間に、第1の被遅延量測定回路が接続され、上記第2のラッチ手段の出力端子と第3のラッチ手段の入力端子との間に、第2の被遅延量測定回路が接続され、上記第1ないし第3のラッチ手段に、外部でパルス幅が調整された第1のクロックパルス信号と外部から供給される2値のテスト信号との排他的論理和である第2のクロックパルス信号が上記クロック信号として入力されることを特徴としている。
【0010】
上記の構成によれば、第1の被遅延量測定回路から出力される信号は次段の第2のラッチ手段に入力されるので、この第2のラッチ手段からの出力信号を観察することにより、第1の被遅延量測定回路の出力信号が次段のラッチ手段により正常なタイミングでラッチされたか否かが判定できる。つまり、このとき入力されたクロック信号のパルス幅において、本半導体装置のシフト動作が正常に行われたか否かが判定できる。同様に、第2の被遅延量測定回路の出力信号も次段の第3のラッチ手段により正常なタイミングでラッチされたか否かが判定できる。
【0011】
また、請求項2の半導体装置のように、第1のクロックパルス信号のハイレベル及びローレベルのレベル期間を調整することにより、被遅延量測定回路を有する半導体装置内部の遅延量を観測することができる。このように、遅延量を観測することで、被遅延量測定回路が低速で動作マージンが不足しているか否かを判定することが可能となる。
【0012】
【発明の実施の形態】
本発明の実施の一形態について図1ないし図5に基づいて説明すれば、以下の通りである。
【0013】
本実施の形態に係る半導体装置としての高速テスト容易化回路は、図1に示すように、信号の入力側から出力側に向かって直列に接続されたラッチ手段としての3つのフリップフロップ11〜13を有している。本高速テスト容易化回路は、入力データ信号DATA、リセット信号RESET、クロックパルス信号CK、テスト信号TESTが入力され、出力信号OUTが出力される。
【0014】
入力側の初段のフリップフロップ(第1フリップフロップ)11の入力端子Dには、バッファIBFCDを介してデータ信号入力端子14が接続されている。このデータ信号入力端子14には、入力データ信号DATAが入力されるようになっている。
【0015】
上記第1フリップフロップ11の出力端子Qには、遅延素子(第1delay 素子)15が接続され、この第1delay 素子15は、次段のフリップフロップ(第2フリップフロップ)12の入力端子Dに接続されている。即ち、第1フリップフロップ11の出力端子Qから出力される出力信号は、第1delay 素子15で遅延されて、データ信号net1となり第2フリップフロップ12の入力端子Dに入力される。
【0016】
上記第2フリップフロップ12の出力端子Qには、第2delay 素子16が接続され、この第2delay 素子16は、次段のフリップフロップ(第3フリップフロップ)13の入力端子Dに接続されている。即ち、第2フリップフロップ12の出力端子Qから出力される出力信号は、第2delay 素子16で遅延されて、データ信号net2となり第3フリップフロップ13の入力端子Dに入力される。
【0017】
上記第3フリップフロップ13の出力端子Qには、バッファOBFIMを介してデータ信号出力端子17が接続されており、このデータ信号出力端子17から出力信号OUTが出力される。
【0018】
上記第1フリップフロップ11〜第3フリップフロップ13の各リセット端子Rには、バッファIBFCDを介してリセット信号入力端子18が接続されており、それぞれ周期や極性等が同じリセット信号RESTが入力されるようになっている。
【0019】
また、第1フリップフロップ11〜第3フリップフロップ13には、クロックパルス信号netckが供給される。
【0020】
このクロックパルス信号netckは、外部に設けられたテスタから供給されるクロックパルス信号CKとテスト信号TESTとに基づいて生成される。つまり、クロック信号入力端子19から入力されるクロックパルス信号CKと、テスト信号入力端子20から入力されるテスト信号TESTとがそれぞれバッファIBFCDを介して、ゲート21に入力され、このゲート21において、クロックパルス信号CKとテスト信号TESTとの排他的論理和が求められ、クロックパルス信号netckが生成される。
【0021】
生成されたクロックパルス信号netckは、第3フリップフロップ13のクロックラインに入力されると共に、1段目のインバータ(第1インバータ)22に入力される。この第1インバータ22にて反転されたクロックパルス信号netckは、第2フリップフロップ12のクロックラインに入力されると共に、2段目のインバータ(第2インバータ)23に入力される。第2インバータ23にて反転されたクロックパルス信号netckは、第1フリップフロップ11のクロックラインに入力される。
【0022】
つまり、第2フリップフロップ12に入力されるクロックパルス信号netckは、第1フリップフロップ11と第3フリップフロップ13とに入力されるクロックパルス信号netckの反転信号となっている。
【0023】
上記構成の高速テスト容易化回路において、データ信号入力端子14から入力された入力データ信号DATAは3つの第1フリップフロップ11〜第3フリップフロップ13によってラッチされると共に、2つの第1delay 素子15・第2delay 素子16によって遅延された後、データ信号出力端子17を介して出力信号OUTとなり出力される。この出力信号OUTを観察することにより、高速テスト容易化回路内で正常なシフト動作が行われているか否かを判定することができる。
【0024】
ここで、上記構成の高速テスト容易化回路におけるシフト動作について説明する。
【0025】
図2に示す波形図は、正常なシフト動作が行われた場合のテストパターン例を示し、図3に示す波形図は、ホールド抜けした誤動作の場合のテストパターン例を示す。本説明では、正常なシフト動作を、出力信号が入力データ信号の1周期分だけシフトした場合の動作と定義する。また、シフト動作が正常か否かを判定するAC評価は、図2および図3において、PATH(1) 、PATH(2) において行われるものとする。
【0026】
尚、本高速テスト容易化回路に入力されるクロックパルス信号CKのHighレベルのパルス幅は、テスタ側で調整される。このパルス幅の調整については、
後述する。
【0027】
また、説明の便宜上、本高速テスト容易化回路で使用される各信号名は、図2および図3に示すように、それぞれ記号で示す。例えば、クロックパルス信号CKはCK、クロックパルス信号netckはnetck、入力データ信号DATAはDATA、リセット信号RESETはRESET、テスト信号TESTはTEST、データ信号net1はnet1、データ信号net2はnet2、出力信号OUTはOUTとして説明を行う。また、各信号のHighレベルを”H”と表記し、Lowレベルを”L”と表記する。
【0028】
(1)TEST=”L”の場合
初段の第1フリップフロップ11は、netckの立ち上がりエッジ(time=2のu1,time =2のu2 )でDATAをラッチする。
【0029】
このとき、図2に示すように、第1delay 素子15による信号の遅延量x1よりも、netckの”H”パルス幅w1のほうが長い場合、netckの立ち下がりエッジ(time=2のd1)で第1フリップフロップ11の出力信号となるnet1を第2フリップフロップ12がラッチする。
【0030】
そして、netckの立ち上がりエッジ(time=3のu1)で第2フリップフロップ12の出力信号となるnet2 を第3フリップフロップ13がラッチする。
【0031】
上記のように各フリップフロップによりラッチされ、データ信号出力端子17から出力されたOUTは、DATAよりも1周期分だけシフトした信号となっていることから、正常なシフト動作が行われたことが分かる( 図2のPATH(1))。
【0032】
一方、図3に示すように、第1delay 素子15による信号の遅延量x2よりも、netckの”H”パルス幅w2のほうが短い場合、netckの立ち下がりエッジ(time=2のd2)で第1フリップフロップ11の出力信号となるnet1をラッチできず、第2フリップフロップ12がホールド抜けとなる。
【0033】
このとき、第3フリップフロップ13は、netckの立ち上がり(time=3のu2)で第2フリップフロップ12の出力信号となるnet2をラッチするようになる。
【0034】
上記のように第2フリップフロップ12にてホールド抜けした場合のOUTは、DATAよりも2周期分だけシフトした信号となっていることから、正常なシフト動作が行われていないこと、即ち誤動作したことが分かる( 図3のPATH(1))。
【0035】
(2)TEST=”H”の場合
第1フリップフロップ11は、netckの立ち上がりエッジ(time=8のd1,time=8のd2)でDATAをラッチし、この出力信号となるnet1を、netckの立ち下がりエッジ(time=9のu1,time=9のu2)で第2フリップフロップ12がラッチする。
【0036】
このとき、図2に示すように、第2delay 素子16による信号の遅延量x1よりも、netckの”H”パルス幅w1のほうが長い場合、netckの立ち上がりエッジ(time=9のd1)で第2フリップフロップ12の出力信号となるnet2を第3フリップフロップ13がラッチする。
【0037】
上記のように各フリップフロップによりラッチされ、データ信号出力端子17から出力されたOUTは、DATAよりも1周期分だけシフトした信号となっていることから、正常なシフト動作が行われたことが分かる( 図2のPATH(2))。
【0038】
一方、図3に示すように、第2delay 素子16による信号の遅延量x2よりも、netckの”H”パルス幅w2のほうが短い場合、netckの立ち下がりエッジ(time=9のd2)で第2フリップフロップ12の出力信号となるnet2をラッチできず、第3フリップフロップ13がホールド抜けとなる。
【0039】
上記のように、第3フリップフロップ13にてホールド抜けした場合のOUTは、DATAよりも2周期分だけシフトした信号となっていることから、正常なシフト動作が行われていない、即ち誤動作したことが分かる( 図3のPATH(2))。
【0040】
このように、図1に示すような高速テスト容易化回路において、netck、即ちCKの”H”パルス幅を調整して正常にシフト動作されているか否かを判定することにより、被遅延量測定回路である例えば半導体回路等のデバイスの動作周波数検討を行うことが可能となる。
【0041】
ここで、高速テスト容易化回路内の被遅延量測定回路である半導体回路の動作周波数検討について図4(a)(b)を参照しながら以下に説明する。ここで使用する高速テスト容易化回路は、図1に示す構成の高速テスト容易化回路とする。
【0042】
まず、図4(a)に示すように、テスタより高速テスト容易化回路に1MHz(1周期は1000ns)で250nsから500nsの間のHighレベルとなるCKが供給され、かつ図2に示すテストパターンのように正常なシフト動作が行われたとすると、1周期が250ns(動作周波数4MHz)の出荷検査に合格したと判定する。
【0043】
次に、図4(b)に示すように、テスタより高速テスト容易化回路に1MHz(1周期は1000ns)で250nsから300nsの間のHighレベルとなるCKが供給され、かつ図2に示すテストパターンのように正常なシフト動作が行われたとすると、1周期が50ns(動作周波数20MHz)の出荷検査に合格したと判定する。
【0044】
このように、半導体回路を高速テスト容易化回路に適用した場合の遅延量から、該半導体回路のシフト動作が正常であるか否かを判定することができるので、出荷検査の合否を判定することができる。例えば、動作周波数が28MHzの半導体回路で、電源電圧が5Vのとき、遅延量が約30nsであれば、シフト動作が正常であると判定され、その半導体回路は出荷テスト合格となる。
【0045】
さらに、本願発明の高速テスト容易化回路を用いれば、クロックパルス幅を調整することで、半導体回路の動作周波数の確認を行うことができる。つまり、クロックパルス幅を徐々に狭めていくことにより、被遅延量測定回路の限界動作周波数が分かる。
【0046】
このように、上記構成の高速テスト容易化回路において、第1delay 素子15および第2delay 素子16の代わりに高速動作部の回路を入れることにより動作周波数の検査を行うことが可能となる。
【0047】
例えば、図5に示すように、フリップフロップ31の出力端子Qとフリップフロップ32の入力端子Dとの間に、高速動作部の回路としての被遅延量測定回路ブロック33を接続する場合が考えられる。尚、上記高速テスト容易化回路において、上記フリップフロップ31・32のクロック端子には、クロックパルス信号CKの互いに反転した信号が入力されるようになっている。
【0048】
上記前段のフリップフロップ31から出力され、上記被遅延量測定回路ブロック33に入力されたDATAは、この被遅延量測定回路ブロック33にて遅延され、次段のフリップフロップ32の入力端子Dに入力される。
【0049】
上記フリップフロップ32の出力端子Qから出力された信号は、出力信号OUTとなりテスタ(図示しない)のテスト端子に入力される。そこで、信号のシフト動作が正常であるか否かが判定される。
【0050】
一方、被遅延量測定回路ブロック33から出力された信号は、本高速テスト容易化回路内の他の回路部に設けられたユーザ端子に入力され、所定の処理が施される。
【0051】
一般に、テスタから供給されるクロックパルス信号CKの立ち上がりおよび立ち下がりは、半導体回路におけるnチャネルの閾値電圧であるVthn ,pチャネルの閾値電圧であるVthp 等のプロセス特性のばらつきにより異なる。このため、CKのパルス幅がばらつく虞があり、出荷検査に影響を与えること、即ち不良判別の精度低下が予想される。
【0052】
しかしながら、上記構成の高速テスト容易化回路を用いれば、CKの立ち上がりと立ち下がりの両方で半導体回路の遅延量を見ることが可能であるため、厳しい側でのシフト動作が正常であるか否かの判定が可能となる。このため、上述のように、CKのパルス幅がばらついても、上記構成の高速テスト容易化回路を適用すれば、半導体回路の出荷検査において不良判別の精度を上げて行うことができる。
【0053】
ここで、図1に示す高速テスト容易化回路のクロック信号入力端子19に入力されるCKのパルス幅の調整について、図5のブロック図を参照しながら以下に説明する。
【0054】
前述したように、CKのパルス幅はテスタ側で行われている。例えば、テスタより高速テスト容易化回路に1MHz(1周期は1000ns)で250nsから500nsの期間がHighレベルとなるCKが供給される。
【0055】
次に、供給されたCKは、2つのフリップフロップ31・32に入力される。そして、テスト端子より出力される出力信号OUTを観察する。このとき、OUTが期待値と比較され、不一致の場合は半導体回路(被遅延量測定回路ブロック33)が不良品であると判定され、一致の場合は半導体回路は良品であると判定される。
【0056】
続いて、テスト端子より出力されるOUTが該テスタ内の期待値と一致する場合、上記500nsでの立ち下がりを450ns,400ns,350nsと変更する。これにより、クロックパルス信号CKのパルス幅の調整が行われる。
【0057】
このように、パルス幅を徐々に狭めるように調整したクロックパルス信号CKを被遅延量測定回路に順に与えていくことにより、該遅延量測定回路の限界動作周波数が分かる。即ち、あるパルス幅のクロックパルス信号CKを被遅延量測定回路に与えたときに、高速テスト容易化回路から出力信号がホールド抜けした状態、即ちシフト動作が正常に行われなかった状態となれば、その直前に与えたクロックパルス信号CKのパルス幅が限界動作周波数を示すことになる。
【0058】
したがって、上記構成の高速テスト容易化回路において、テスタの能力以上の動作周波数で動作する被遅延量測定回路(半導体回路)についても、入力するクロックパルス信号CKのパルス幅を調整することにより該半導体回路の検証を行うため、動作確認を行うことが可能となり、プロセス起因による動作周波数マージン不良が、出荷する半導体回路内に混入する可能性が低くなる。
【0059】
また、上記高速テスト容易化回路を用いれば、被遅延量測定回路として、例えば半導体回路内部の遅延量観測を行うことが可能となり、半導体回路内部の遅延量スペックを保証することが可能になる。
【0060】
尚、本実施の形態では、入力データをラッチする手段としてフリップフロップを用いたが、これに限定されるものではない。また、フリップフロップの段数においても、少なくとも2段あれば、本願発明を適用できる。
【0061】
【発明の効果】
請求項1の発明の半導体装置は、以上のように、入力されるクロック信号の立ち上がりまたは立ち下がりのタイミングで入力データをラッチするラッチ手段を複数有し、上記ラッチ手段が少なくとも3つ直列に接続され、第1のラッチ手段の出力端子と第2のラッチ手段の入力端子との間に、第1の被遅延量測定回路が接続され、上記第2のラッチ手段の出力端子と第3のラッチ手段の入力端子との間に、第2の被遅延量測定回路が接続され、上記第1ないし第3のラッチ手段に、外部でパルス幅が調整された第1のクロックパルス信号と外部から供給される 2値のテスト信号との排他的論理和である第2のクロックパルス信号が上記クロック信号として入力される構成である。
【0062】
それゆえ、被遅延量測定回路から出力される信号は次段のラッチ手段に入力されるので、この次段のラッチ手段からの出力信号を観察することにより、被遅延量測定回路の出力信号が次段のラッチ手段により正常なタイミングでラッチされたか否かが判定できる。つまり、このとき入力されたクロック信号のパルス幅において、本半導体装置のシフト動作が正常に行われたか否かが判定できる。
【0063】
また、請求項2の半導体装置のように、第1のクロックパルス信号のハイレベル及びローレベルのレベル期間を調整することにより、被遅延量測定回路を有する半導体装置内部の遅延量を観測することができる。このように、遅延量を観測することで、被遅延量測定回路が低速で動作マージンが不足しているか否かを判定することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係る高速テスト容易化回路の概略構成ブロック図である。
【図2】図1に示す高速テスト容易化回路におけるテストパターンの一例を示すものであって、正常なシフト動作の場合の各信号の波形図である。
【図3】図1に示す高速テスト容易化回路におけるテストパターンの一例を示すものであって、ホールド抜けした誤動作の場合の各信号の波形図である。
【図4】(a)(b)は、被遅延量測定回路の動作周波数の確認を示す説明図である。
【図5】図1に示す高速テスト容易化回路に搭載されている遅延素子の代わりに、被遅延量測定回路ブロックを接続した例を示す概略ブロック図である。
【符号の説明】
11 第1フリップフロップ(第1のラッチ手段)
12 第2フリップフロップ(第2のラッチ手段)
13 第3フリップフロップ(第3のラッチ手段)
15 第1delay 素子(第1の被遅延量測定回路)
16 第2delay 素子(第2の被遅延量測定回路)
31 フリップフロップ
32 フリップフロップ
33 被遅延量測定回路ブロック
Claims (2)
- 入力されるクロック信号の立ち上がりまたは立ち下がりのタイミングで入力データをラッチするラッチ手段を複数有し、
上記ラッチ手段が少なくとも3つ直列に接続され、
第1のラッチ手段の出力端子と第2のラッチ手段の入力端子との間に、第1の被遅延量測定回路が接続され、上記第2のラッチ手段の出力端子と第3のラッチ手段の入力端子との間に、第2の被遅延量測定回路が接続され、
上記第1ないし第3のラッチ手段に、外部でパルス幅が調整された第1のクロックパルス信号と外部から供給される2値のテスト信号との排他的論理和である第2のクロックパルス信号が上記クロック信号として入力されることを特徴とする半導体装置。 - 上記第1のクロックパルス信号のハイレベル及びローレベルのレベル期間を調整することを特徴とする請求項1記載の半導体装置。
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