KR20010094734A

KR20010094734A - 온칩 성단 회로

Info

Publication number: KR20010094734A
Application number: KR1020017008184A
Authority: KR
Inventors: 테일러그레고리에프.; 프라이스잭에이.; 림취하우
Original assignee: 피터 엔. 데트킨; 인텔 코오퍼레이션
Priority date: 1998-12-31
Filing date: 1999-12-10
Publication date: 2001-11-01
Also published as: DE69930314D1; JP2002534887A; IL144023A; IL144023A0; KR100431651B1; WO2000041300A1; JP5313418B2; US6157206A; AU2378400A; EP1145429A1; DE69930314T2; TW448613B; EP1145429B1; HK1036698A1

Abstract

집적회로는 외부 저항의 임피던스를 매칭시키도록 기준 성단 소자의 출력 임피던스를 제어하기 위해 온칩 기준 성단 소자에 연결되어 있는 적어도 하나의 출력 단자를 가지는 임피던스 제어 회로를 포함한다. 임피던스 제어 회로의 출력은 성단되는 외부 전송선의 각각에 연결되어 있는 임피던스 제어형 온칩 성단 소자에 연결되어 있다. 이런 식으로 단일의 기준 저항은 많은 전송선이 적절하게 성단되도록 한다. 임피던스 제어형 성단 소자는 이진 가중치의 p 채널과 n 채널 전계 효과 트랜지스터의 쌍으로서 구현될 수 있다.

Description

온칩 성단 회로 {ON-CHIP TERMINATION}

반도체 제조 기술의 진보에 따라 회로 설계자들은 단일 다이 상에 아주 많은 수의 트랜지스터를 집적할 수 있도록 되었다. 예를 들면, 최근의 집적회로에는 보편적으로 단일의 소형 기판 상에 수백만 개의 트랜지스터가 상호 접속되어 있다. 이들 트랜지스터는 통상적으로 FET(field effect transistor)이다. 이와 더불어 컴퓨터 구조 특히 프로세서 구조는 사이클 타임을 최소화하는 방향으로 나아가고 있다. 반도체 제조와 프로세서 구조에서 이루어지는 이러한 진보로 인해 초고속 집적회로의 생산을 가능하게 한다.

컴퓨터 시스템을 포함하기는 하지만 특별히 이에 한정되지는 않는 많은 전자 시스템이 각각 고속으로 동작하는 수많은 집적회로로 이루어져 있다. 통상적으로는 다양한 집적회로가 하나 이상의 버스를 통해 전기적으로 상호 접속되어 있다. 이들 버스는 보통 물리적인 상호 접속 신호선을 모아 놓은 것인 데, 이들 선에 의해 집적회로간에 통신 경로가 제공된다. 공지된 바와 같이 집적회로간의 버스를 통해 전달되는 신호들은 데이터, 명령 또는 제어 정보 등을 나타낸다. 이러한 집적회로의 고속 동작 성능으로부터 최대한의 이득을 얻기 위해서는 버스를 통해 높은 데이터 전송률로 통신하는 것이 바람직하다.

버스를 통한 고속의 전기적 통신을 가능하게 하는 여러 가지 기술이 개발되었다. 예를 들면, 논리 1과 논리 0을 구별하는 데 필요한 전압 진동을 감소시키는 것은 신호 전이에 필요한 시간을 줄이며 따라서 보다 고속의 동작을 가능하게 한다. 버스를 통한 고속 통신을 가능하게 하는 데 이용되는 다른 기술이 성단 소자(termination device)이다. 신호선을 적절히 성단하면 신호의 반사에 의해 야기되는 문제들을 줄이거나 제거할 수 있다. 보통 성단 소자는 신호선과 전원 노드간에 연결되는 레지스터를 가지고 구현한다.

따라서 우리에게 요구되는 것은 전송선 용으로서 임피던스 매칭 특성이 있는 성단을 저가이며 소형으로 제공하는 회로 및 방법이다.

본 발명은 집적회로, 특히 임피던스 매칭 특성이 있는 성단(成端) 집적회로(integrated termination circuits)에 관한 것이다.

도 1은 버스 드라이버, 버스 리시버 및 성단 소자의 종래의 배치 구조를 나타내는 개략도,

도 2는 본 발명에 따른 임피던스 제어형 온칩 성단 소자를 구비한 집적회로를 나타내는 개략도,

도 3은 버스 드라이버가 있는 제1 집적회로, 임피던스 제어형 온칩 성단 소자가 있는 제2 집적회로, 및 제1 및 제2 집적회로간에 연결되어 있는 신호선을 구비하는 본 발명에 따른 시스템을 나타내는 개략도,

도 4는 본 발명에 따른 임피던스 제어형 온칩 성단 소자를 구비한 집적회로를 나타내는 개략도,

도 5는 도 4의 임피던스 제어형 온칩 성단 소자를 트랜지스터 레벨에서 나타내는 개략도.

간단하게 임피던스 제어형 온칩 성단 소자는 전송선을 성단하도록 제공되어 실질적으로 반사를 줄인다.

본 발명의 한 실시예에 따르면 임피던스 제어형 성단 소자는 전원 노드와 입력 노드간에 연결되는 NFET와 PFET의 디지털 제어식 결합을 제공하며, 작동 상태의 NFET와 PFET의 수가 성단 소자의 임피던스를 결정한다.

본 발명의 다른 실시예에 따르면 임피던스 제어형 성단 소자는 전원 노드와 입력 노드간에 연결되는 P 채널의 전계 효과 트랜지스터를 포함하며, 아날로그 바이어스 전압을 제공하여 성단 소자의 임피던스를 설정하는 제어 회로에 연결되어있는 게이트 단자를 구비한다.

이하에 본 발명의 예시적인 실시예를 나타낸다. 실제 구현의 모든 측면이 본 명세서에 상세하게 기재되는 것은 아니다. 실시예의 실제적인 개발에서는 구현과 관련된 수많은 결정이 구현에 따라 다양하게 변화는 시스템 관련 및 비즈니스 관련 제약 사항과 같은 개발자의 특수 목적을 달성하도록 이루어진다는 것을 인식할 것이다. 더구나, 이러한 개발 노력이 복잡하며 시간을 요하는 것이지만 그럼에도 불구하고 이 분야의 기술자들에게 맡겨진 일이라는 것을 인식할 것이다.

개요

본 발명의 실시예는 각 신호선 상에 외부 레지스터를 제공하지 않고도 오프칩 전송선을 성단하는 회로 및 방법을 제공함으로써 필요한 배선의 수뿐만 아니라 시스템 비용을 줄인다.

본 발명에 따른 예시적인 회로는 단일 외부 레지스터의 임피던스를 거의 매칭시키도록 기준 PFET의 출력 임피던스를 제어하기 위해서 기준 P 채널의 전계 효과 트랜지스터(PFET)에 연결되어 있는 출력 단자를 구비하는 임피던스 제어 회로를 포함한다. 임피던스 제어 회로 출력 단자는 또한 성단될 외부 전송선의 각각에 연결되어 있는 성단 PFET의 게이트 단자를 구동하도록 연결되어 있다. 이와 같이 단일의 기준 레지스터로 인해 리시버 칩 상의 프로세스, 전압 및 온도 변동에도 불구하고 많은 전송선들이 적절하게 성단될 수 있게 된다. 전계 효과 트랜지스터가 가변 임피던스 소자로서 고찰될 수 있다는 것을 이 분야의 기술자들은 인식할 것이다. 여기서 트랜지스터의 소스 및 드레인 단자간의 임피던스는 게이트 단자에 공급되는 전압의 함수이다.

본 발명의 다른 실시예는 기준 성단 소자 및 임피던스 제어형 신호선 성단 소자로서 NFET 및 PFET의 조합을 사용한다.

외부 성단 레지스터를 임피던스 제어형 온칩 성단 소자로 대체함으로써 외부 레지스터에 필요한 회로 기판 면적을 절약하게 된다. 또한, 외부 레지스터를 리시버 칩에 접속하는 데 사용되는 배선 스터브가 제거된다. 이 배선 스터브는 바람직하지 않은 신호 반사를 일으키기 때문에 제거하는 것이 좋다.

용어

칩, 집적회로, 모놀리식 소자, 반도체 소자 및 마이크로전자 소자 등의 용어는 이 분야에서 상호 대체 가능하게 사용된다. 본 발명은 이 분야에서 일반적으로 이해되고 있는 바와 같이 이들 모두에 적용할 수 있다.

금속선, 트레이스, 배선, 도체, 신호 경로 및 신호 전송 매체라는 용어들은 모두가 관련되어 있다. 이들 나열된 관련 용어는 일반적으로 상호 대체 가능하며 특정 형태에서 일반 형태의 순서로 나타난다. 회로 기판 상의 여러 가지 도전성 소자는 랜드, 바이어스, 관통 홀 및 도체로 언급되고 있다.

"게이트"는 민감한 용어로서 집적회로를 설명할 때 두 가지 방법으로 사용될 수 있다. 여기에서 사용된 바와 같이 게이트는 논리 게이트와 관련하여 사용될 때 중재 논리 기능을 구현하는 회로로 언급된다. 게이트는 또한 트랜지스터 회로 구성과 관련하여 사용될 때 3 단자 FET의 절연 게이트 단자로 언급된다. 본 발명의 실시예를 설명할 목적으로 반도체 기판의 고려시 FET가 4 단자 소자로서 인식될지라도 FET는 통상적인 게이트-드레인-소스의 3 단자 모델을 사용하여 설명된다.

컴퓨터 시스템 특히 개인용 컴퓨터 시스템에는 범용의 컴퓨터를 형성하기 위해 프로세서 외에 수많은 집적회로가 존재한다. 다양한 메모리 제어, 버스 인터페이스 및 주변 기능이 이들 부가의 집적회로에 공통적으로 포함된다. 이러한 부가 기능의 대부분은 일괄하여 칩 세트로 언급되는 하나 이상의 칩에 통합되어 있다. 이러한 기능을 구현하는 집적회로는 가끔 코어 논리 칩, 브리지 회로 또는 글루 로직으로 언급된다.

수많은 현대식 전자 시스템에서는 여러 가지 집적회로를 상호 접속하는 데 버스를 사용한다. 버스는 보통 상호 접속 신호선을 논리적으로 모아놓은 것이다. 버스의 상호 접속 신호선 각각은 하나의 신호원 및/또는 이에 연결되는 하나 이상의 수신처를 가질 수 있다. 이에 한정되지 않지만 컴퓨터 등의 일부 고성능 시스템에서는 마이크로프로세서를 칩 세트에 또는 다른 마이크로프로세서에 상호 접속하는 데 버스를 사용한다. 이러한 상호 접속의 주요 특징은 고속 동작이 요구된다는 것이다. 이러한 고속 동작의 시스템에서 드라이버와 리시버에 대해 GTL (gunning transceiver logic) 또는 다른 유사 회로 구성을 사용하는 것이 보편적이다. 이들 개방형 드레인 드라이버는 여러 가지 집적회로를 접속하는 전송선이 레지스터를 통해 성단 전원 노드에 성단될 것을 요구한다. 성단 전원 노드는 종종 이 분야에서는 Vtt로 언급된다. 동작시 통상의 Vtt의 값은 약 1.5볼트이다. 이 분야의 기술자들은 성단 전원에 다른 값이 선택될 수 있다는 것을 인식할 것이다. 본 발명은 성단 전원의 특정 값에 한정되지 않는다.

보편적으로 성단은 외부 레지스터들을 기판 즉 집적회로가 있는 기판 상에 공동 위치 지정함으로써 수행된다. 컴퓨터 시스템에서는 이들 외부 성단 레지스터들이 마더보드 상에 위치되며 인텔사에서 입수 가능한 Pentium^(R)Ⅱ 프로세서 같은 마이크로프로세서의 경우에는 단일 에지 접속 카트리지 상에 위치된다. 하나 이상의 외부 레지스터들은 각각의 상호 접속 신호선에 대해 사용된다. 버스의 상호 접속 신호선에 연결된 외부 레지스터는 일반적으로 두 가지 목적에 이용된다. 첫째,동작시 외부 레지스터는 개방형 드레인 버스 드라이버 중의 어떤 것도 상호 접속 신호선을 낮은 레벨로 하지 않을 때 상호 접속 신호선을 소정 전압으로 구동하는 풀업을 제공한다. 둘째, 동작시 외부 레지스터는 신호 반사를 성단하도록 동작한다.

전송선의 성단시 여러 가지 집적회로를 상호 접속하는 버스의 상호 접속 신호선의 경우에는 레지스터의 값이 전송선의 임피던스 특성과 매칭되도록 선택된다. 이런 식으로 성단된 전송선의 단부에 신호가 도달하면, 신호 에너지를 운반하는 전압 및 전류 파형은 반사 없이 성단 레지스터에 의해 (이상적으로) 흡수된다. 신호가 반사되는 경우에는 전송선을 상향과 하향으로 계속해서 왕복해서 결과적으로 차후의 신호 에지를 간섭한다. 이 분야의 기술자들은 임피던스가 저항과 리액턴스를 포함하는 복잡한 값일지라도 전송선의 성단시 특정 저항 값을 갖는 레지스터를 선택하는 것이 보통이라는 것을 인식할 것이다. 이 분야에서 보편적이며 여기에서 사용되는 바와 같이 임피던스 매칭은 전원의 내부 임피던스와 거의 동등한 부하의 임피던스를 만드는 저항을 제공하는 것을 가리킨다.

외부 레지스터의 사용으로 전송선에 잘 매칭되는 성단을 제공할지라도 이러한 구성에는 여러 가지 단점이 있다. 별도의 외부 레지스터는 고가이다. 더구나, 이들 외부 레지스터는 기판 상에 공간을 필요로 하거나 장착될 카트리지 기판을 요구한다. 또한, 입력 버퍼가 접속되는 전송선 상에는 스터브가 있다. 이 스터브는 전송선을 타고 이동하는 신호들의 일부를 반사하는 경향이 있다.

본 발명의 실시예의 전송선의 성단은 개방형 드레인 드라이버가 구동하는 버스선에 연결되는 리시버와 온칩 방식으로 집적되는 PFET에 대해 제공된다. 이 실시예의 버스선은 GTL+드라이버에 의해 구동된다. 다른 실시예의 전송선의 성단은 NFET와 PFET의 조합을 포함하는 임피던스 제어형 성단 소자에 대해 제공된다.

시스템에서 리시버나 드라이버의 기능을 하는 복수의 집적회로가 있는 경우에는 전송선의 극단의 소자들만이 성단을 통합하는 데 필요하다. 또한, 성단 저항은 전송선을 완벽하게 매칭하는 것을 필요로 하지 않기 때문에 덜 이상적이지만 보다 간단한 트래킹 회로가 성능을 지나치게 희생하지 않으면서 사용될 수 있다.

회로 구성

도 2는 본 발명의 실시예를 나타내는 개략도이다. 여기에는 집적회로의 일부분이 도시되어 있는 데, 특히 임피던스 제어형 온칩 성단 소자가 있는 입력 버퍼의 일부와 기준 소자가 있는 임피던스 제어 회로를 도시한다. 이 분야의 기술자들은 본 발명이 특정 집적회로의 기능에 한정되지 않는다는 것을 인식할 것이다. 즉, 본 발명의 임피던스 제어형 온칩 성단 소자는 마이크로프로세서, 칩 세트, 메모리, 그래픽 제어기, 또는 고속의 버스에 연결될 수 있는 임의 형태의 집적회로의 기능을 하는 집적회로 상에서 구현될 수 있다. 마찬가지로 본 발명의 설명을 위해 하나의 성단 소자가 예시되었지만 복수의 성단 소자 모두가 단일 임피던스 제어 회로에 의해 제어되는 자신의 임피던스를 가질 수 있다. 즉, 단일의 외부 기준 레지스터가 복수의 성단 소자의 임피던스를 실질적으로 설정하도록 사용될 수 있다.

여기서 언급하는 바와 같이 임피던스 제어 회로는 오프칩 레지스터와 공동으로 기준 온칩 드라이버를 동작시킴으로써 기준 온칩 드라이버의 임피던스를 제어하는 피드백 루프이다. 하나의 구현 예로서 임피던스 제어형 온칩 드라이버는 전계 효과 트랜지스터로서 구현된다. 다른 구현 예로서 임피던스 제어형 온칩 드라이버는 NFET와 PFET의 조합으로 구현되는 데, 동작되는 NFET/PFET 쌍의 수는 드라이버의 임피던스를 결정한다. 일반적으로, 기준 온칩 드라이버는 외부의 정밀 레지스터에 직렬로 전기 접속되어 있어서 레지스터와 전압 디바이더를 형성한다. 드라이버의 세기(예컨대 전계 효과 트랜지스터의 온-저항, 복수의 전계 효과 트랜지스터의 효율적인 온-저항 또는 동작중인 전계 효과 트랜지스터의 개수)는 전원 전압의 거의 1/2이 되도록 전압 디바이더가 생성하는 전압을 구동하기 위해 제어된다. 이러한 상태에서 온칩 드라이버 및 기준 레지스터의 임피던스는 거의 같아진다.

온칩 드라이버의 거의 동일한 복사본이 외부 레지스터와 거의 매칭되도록 동작하는 임피던스-제어형 드라이버(즉 성단 소자)로서 사용된다. 전계 효과 트랜지스터는 한 구현에서 기준 온칩 드라이버의 게이트 단자에 공급되는 것과 거의 같은 전압인 각 게이트 단자의 전압을 수신하도록 구성된다. 이러한 실시예에서는 전원 전압 및 기판 전압과 같은 다른 인자들이 기준 온칩 드라이버와 접속되어 사용되는 것들과 거의 같은 값으로 유지된다. 후술되는 바와 같이 다른 실시예에서는 복수의 NFET와 PFET가 기준 소자와 성단 소자를 형성하도록 조합되어 사용된다. 이러한 구현에서 FET의 게이트는 보통 아날로그 바이어스 전압보다는 디지털 제어 신호를 수신한다.

도 2에 도시하는 바와 같이, 집적회로는 전원 노드(206)와 입력 노드(204)간의 소스-드레인 방식으로 연결된 제1 PFET(202)를 포함한다. 입력 노드(204)는 버스선 같은 상호 접속 신호선에 연결되도록 되어 있다.

입력 버퍼 회로(218)는 입력 노드(204)에 연결되어 있는 입력 단자를 구비한다. 이 분야의 기술자들은 버스선으로부터 신호를 수신하는 것과 임피던스-제어형 성단 소자를 온칩에 연결하는 것에 적합한 많은 입력 버퍼 회로 구성이 있다는 것을 인식할 것이다. 적절한 입력 버퍼 회로 구성은 본 발명에 따른 성단 소자와 더불어 사용될 수 있다. 입력 버퍼는 논리 게이트만큼 단순할 수도 있으며, 매우 복잡해서 레벨 시프터, 래치, 차동 증폭기 및/또는 다단 버퍼링을 포함할 수도 있다. 본 발명은 입력 버퍼의 특정 구성에 한정되지 않는다.

도 2를 다시 참고하면, 제2 PFET(210)는 전원 노드(206)와 노드(212)간에 소스-드레인 방식으로 연결되어 있다. 노드(212)는 또 임피던스 제어 회로(214)의 입력 단자에 연결되어 있다. 레지스터(216)는 노드(212)와 접지간에 연결되어 있다. 레지스터(216)는 보통 집적회로의 외부에 있다. 레지스터(216)는 실시예에서 +/- 1%의 정밀도를 갖는 50ohm 레지스터이지만, 본 발명은 특정 값의 저항에 한정되지 않는다. PFET(202, 210)의 게이트 단자는 노드(208)에 공통으로 연결되어 있다. 임피던스 제어 회로(214)의 출력 단자는 또 노드(208)에 연결되어 있다.

PFET(210)는 레지스터(216) 및 임피던스 제어 회로(214)와 더불어 동작시 노드(208)에서 바이어스 전압을 생성하도록 사용된다. 노드(208)에서의 바이어스 전압은 입력 노드(204)와 전원 노드(206)간 경로의 효율적인 임피던스를 결정한다.

도 3은 임피던스 제어형 온칩 성단 소자가 있는 제1 집적회로, 버스 드라이버가 있는 제2 집적회로, 및 제1 및 제2 집적회로간에 연결되어 있는 신호선을 구비하는 본 발명에 따른 시스템을 나타낸다. 특히 제1 집적회로(201)는 도 2에 도시된 바와 같다. 도 3에 도시하는 바와 같이 제2 집적회로(301)는 개방형 드레인 드라이버 회로를 구비한다. 집적회로(301)의 개방형 드레인 드라이버는 이 시스템에서 n 채널의 전계 효과 트랜지스터 NFET(302)로써 구현된다. NFET(302)는 출력 노드(304)와 접지간에 드레인-소스 방식으로 연결되어 있다. 버스선(306)은 집적회로(301)의 출력 노드(304)에 연결되며 또 집적회로(201)의 입력 노드(204)에 연결된다. 상호 접속 신호선은 이런 방식으로 두 개의 집적회로간에 제공된다.

도 4는 본 발명에 따른 다른 실시예를 나타내는 개략도이다. 여기에서는 집적회로(401)의 일부분이 도시되며, 특히 임피던스 제어형 온칩 성단 소자가 있는 입력 버퍼의 일부와 기준 소자가 있는 임피던스 제어 회로가 도시된다. 도 4에서 개략적으로 나타낸 바와 같이 기준 성단 소자는 외부의 정밀 레지스터와 직렬로 구성되어 전압 디바이더를 형성한다. 이 전압 디바이더의 출력 노드는 비교기의 하나의 입력 단자에 연결되어 있다. 온칩 상에 제조된 제2 전압 디바이더의 출력 노드는 비교기의 제2 입력 단자에 연결되어 있다. 비교기의 출력은 기준 임피던스 제어형 소자의 임피던스가 외부 레지스터의 임피던스와 거의 매칭될 때까지 이 기준 소자의 임피던스를 감소시키거나 증가시키는 데 사용되는 제어 정보를 생성하는 기능을 하는 상태 기계에 연결되어 있다. 상태 기계의 출력은 디지털 저역 필터의 통과 후 임피던스 제어형 성단 소자의 임피던스를 설정한다.

다시 도 4를 참조하면, 기준 성단 소자(410)는 노드(412)에 연결되어 있다. 레지스터(416)는 노드(412)와 접지간에 연결되어 있다. 레지스터(416)는 보통 집적회로(401) 외부의 정밀 레지스터(예컨대 +/- 1%)이다. 레지스터(422)는 노드(412)와 노드(432)간에 연결되어 있다. 캐패시터(424)는 노드(432)와 접지간에 연결되어 있다. 레지스터(422)와 캐패시터(424)는 함께 저역 필터를 형성한다. 저역 필터는 고주파 노이즈 성분을 감소키는 역할을 한다. 캐패시터(424)는 전원 노이즈 성분을 차단시키는 역할을 한다. 레지스터와 캐패시터의 RC 시간 상수는 비교기의 출력이 샘플링되는 비율과 관련하여 후술된다. 이 실시예에서는 레지스터(422)가 n-웰 레지스터로 형성되며 캐패시터(424)가 서로 전기적으로 결합된 소스 및 드레인 단자가 있는 n 채널의 전계 효과 트랜지스터(NFET)로 형성된다. 이들 레지스터와 캐패시터를 형성하는 데 다른 구조가 사용될 수 있으며 본 발명은 n-웰 레지스터와 NFET 캐패시터에 한정되지 않는다는 것을 알 것이다.

레지스터(418, 420)는 전압 디바이더를 형성하도록 전원 노드(406)와 접지간에 직렬로 연결되어 있다. 특히, 레지스터(418)는 전원 노드(406)와 노드(434)간에 연결되어 있으며, 레지스터(420)는 노드(434)와 접지간에 연결되어 있다. 각 레지스터는 다른 레지스터의 임피던스와 같거나 거의 같은 임피던스를 갖는다. 노드(434)에서의 전압은 이런 식으로 노드(406)에서의 전압의 거의 1/2과 같다. 이 실시예에서 각 레지스터(418, 420)는 그 드레인 단자에 연결된 게이트 단자와 그 소스 단자에 연결된 보디 단자를 갖는 PFET로서 구현된다. 각 레지스터(418, 420)는 바람직하게는 거의 동일한 물리적 레이아웃을 가지도록 집적회로(401) 상에 형성된다. 각 레지스터(418, 420)는 레지스터(422)의 저항의 2배에 가까운 저항을 갖는다. 캐패시터(426)는 노드(434)와 접지간에 연결되어 있다. 캐패시터(426)는전원 노이즈 성분을 차단하는 역할을 한다. 캐패시터(424)는 서로 전기적으로 결합된 소스 및 드레인 단자가 있는 n 채널의 전계 효과 트랜지스터(NFET)로 형성된다. 이들 레지스터와 캐패시터를 형성하는 데 다른 구조가 사용될 수 있으며 본 발명은 PFET 레지스터 또는 NFET 캐패시터에 한정되지 않는다는 것을 알 것이다.

다시 도 4를 참조하면, 비교기(428)는 두 개의 입력 단자와 하나의 출력 단자를 구비한다. 비교기(428)의 제1 입력 단자는 노드(432)에 연결되며, 비교기(428)의 제2 입력 단자는 노드(434)에 연결되어 있다. 기준 성단 소자(410)와 레지스터(416)간의 임피던스 비율을 저역 통과 처리하는 노드(432)에서의 전압은 노드(406)에서의 전압의 1/2과 거의 같은 노드(434)에서의 전압과 비교된다.

상태 기계(430)는 비교기(428)의 출력 단자에 연결되어 있다. 상태 기계(430)는 또 클록 신호 CLK를 수신하도록 연결되어 있다. 클록 신호 CLK의 양호한 주기는 레지스터(422)와 캐패시터(424)의 RC 시간 상수의 1/2과 같거나 그 이하이다. 비교기(428)의 출력은 클록 신호 CLK의 주기에 따라 상태 기계(430)에 의해 샘플링된다. 상태 기계(430)는 디지털 저역 필터(436)를 통해 기준 성단 소자(410)에 연결되는 출력을 생성한다. 비교기(428)의 출력이 노드(432)에서의 전압이 노드(434)에서의 전압보다 크다는 것을 나타내면, 상태 기계(430)는 기준 성단 소자(410)의 임피던스를 증가시키는 출력을 생성한다. 마찬가지로, 비교기(428)의 출력이 노드(432)에서의 전압이 노드(434)에서의 전압보다 작다는 것을 나타내면, 상태 기계(430)는 기준 성단 소자(410)의 임피던스를 감소시키는 출력을 생성한다. 이러한 상태 기계의 구현은 이 분야에서 잘 알려져 있으며, 종종 컴퓨터 소프트웨어에 의해 통합된다. 이 분야의 기술자들은 실제의 게이트 레벨 구현이 이러한 인자 예를 들면 상태 기계가 게이트 어레이, 스탠다드 셀 또는 풀 커스텀 설계의 집적회로 레이아웃의 어느 것으로부터 구성되는 가에 따라 변경될 수 있다는 것을 인식할 것이다.

다시 도 4를 참조하면, 상태 기계(430)의 출력(408)이 디지털 저역 필터(436)에 연결되어 있음을 볼 것이다. 디지털 저역 필터(436)가 생성한 출력은 임피던스 제어형 성단 소자(402)에 연결된다. 노드(432, 434)에서의 전압이 결코 정확하게 매칭되지 않기 때문에, 상태 기계(430)가 기준 성단 소자(410)에게 그 임피던스를 증가시키고 감소시키도록 계속해서 명령할 수 있다. 디지털 저역 필터(436)는 상태 기계(430)에 의해 생성된 출력을 수신하고 상태 기계(430)의 출력에서의 급속한 유동을 필터링하도록 기능한다. 임피던스 제어형 성단 소자(402)는 이런 식으로 상대적으로 안정된 임피던스 값을 제공하여 전송선을 성단하도록 한다.

한편, 디지털 저역 필터는 비교기(428)와 상태 기계(430)간에 연결될 수 있다. 이로 인해 임피던스 제어 신호가 발생되며 따라서 성단 소자의 임피던스가 정상 상태 조건에서조차 이상적인 동작점 주위를 진동하게 된다. 이러한 진동은 디지털 저역 필터가 없는 회로에서 기대되는 것보다는 덜하다. 그러나, 이러한 구성은 디지털식 임피던스 제어형 소자(402, 410)가 상대적으로 많은 수의 제어 신호 입력을 가질 때 저역 필터를 구현하기가 더 간단하다는 장점을 가질 수 있다. 비교기(428)와 상태 기계(430)간에 디지털 저역 필터(436)를 배치함으로써 단지 하나의 입력 신호가 저역 필터 즉 비교기(428)의 출력에 의해 처리된다. 반면, 도 4에 도시된 바와 같이 디지털 저역 필터(436)를 배치함으로써 상태 기계(430)에 의해 생성된 모든 제어 신호가 처리되어야 하며, 즉 폭 넓은 데이터패스가 집적회로의 물리적 설계에서 수용되어야 한다.

본 발명의 또 다른 실시예에서는 임피던스 제어형 소자(402, 410)로 보내진 디지털 제어 신호가 제어 신호의 근원지와 목적지 간의 일련의 래치를 통해 넘겨질 수 있다. 이러한 일련의 래치는 이 분야에서는 파이프라인 래치로 일컬어진다. 이러한 파이프라인으로 인해 부가의 지연이 발생할지라도 보편적으로 이것이 단점이 되는 것은 아니다. 이 분야의 기술자들은 임피던스 제어형 소자들을 그들 제어 신호에 바로 연결하거나 일련의 래치를 통해 연결하는 것이 동등하다는 것을 인식할 것이다.

임피던스 제어형 성단 소자(402)는 노드(404)에 연결되어 있다. 입력 버퍼(418)도 노드(404)에 연결되어 있다. 도 2에 도시된 실시예와 관련하여 기재한 바와 같이, 본 발명에 따른 성단 소자와 더불어 적절한 입력 버퍼 회로 구성이 사용될 수 있다. 입력 버퍼는 논리 게이트만큼 단순하거나 또는 매우 복잡하여 레벨 시프터, 래치, 차동 증폭기 및/또는 다단계 버퍼링을 포함할 수 있다. 본 발명은 특정 구성의 입력 버퍼에 한정되지 않는다.

도 5는 도 4의 실시예에 사용된 성단 소자의 구현을 나타낸다. 이러한 구현에서는 PFET와 동등한 수의 NFET가 전원 노드와 출력 노드간에 병렬로 연결되어 있다. NFET와 PFET는 이 쌍이 거의 동시에 온 및 오프 전환되도록 그들 게이트 단자에서 상보성의 제어 신호를 수신한다. 특히, PFET(504)는 전원 노드(502)와 노드(516)간에 소스-드레인 방식으로 연결되며, PFET(506)는 전원 노드(502)와 노드(516)간에 소스-드레인 방식으로 연결된다. 마찬가지로, NFET(508)는 전원 노드(502)와 노드(516)간에 드레인-소스 방식으로 연결되며, NFET(510)는 전원 노드(502)와 노드(516)간에 드레인-소스 방식으로 연결된다. 두 개의 제어 신호 노드(518, 520)는 각각 PFET(504, 506)의 게이트 단자에 연결되어 있다. 제어 신호 노드(518, 520)는 또 각각 인버터(512, 514)의 입력 단자에 연결되어 있다. 인버터(512, 514)의 출력 단자는 각각 NFET(508, 510)의 게이트에 연결되어 있다. 도 5에 도시된 성단 소자는 도 4에 도시된 실시예에서 기준 성단 소자(410)와 임피던스 제어형 성단 소자(402)로서 사용될 수 있다.

이 분야의 기술자들은 수많은 트랜지스터 쌍들이 미세한 임피던스 매칭을 제공하도록 사용될 수 있다는 것을 인식할 것이다. 예를 들면, 5개의 이진 가중치의 쌍들이 도 5의 성단 소자에 사용되면 31개의 상이한 구동 임피던스를 선택하는 것이 가능하다. 본 발명은 트랜지스터의 특정 개수나 형태에 한정되지 않는다.

전력 소비를 제어하고 감소시키기 위해서는 본 발명의 회로의 일부를 폐쇄해야 한다. 특히, 본 발명을 구체화하는 집적회로의 저전력 상태에서는 여전히 온다이 성단(on die termination)을 유지하면서 전력을 절약하도록 임피던스 제어 루프를 폐쇄한다. 성단 회로는 전압과 온도 변동의 추적을 멈추고 계속해서 전송선을 (다소 덜 효율적으로) 성단할 것이다. 상대적으로 적은 수의 제어 신호만이 예컨대 저전력 상태에서 벗어나는 데 사용된 것들만이 저전력 상태인 동안에 보통 활동적이므로, 이것은 합리적인 절충이라고 생각된다. 이 분야의 기술자들은 다른 절충안이 저전력 상태인 동안에 존재한다는 것을 인식할 것이다.

결론

본 발명의 실시예는 집적회로간의 고속 신호 전송에 사용되는 전송선을 성단하는 임피던스 제어형 온칩 성단 소자를 제공한다.

본 발명의 실시예의 장점은 외부의 단일 기준 레지스터를 복수의 온칩 성단 소자의 임피던스를 설정하는 데 사용할 수 있다는 것이다.

본 발명의 실시예의 다른 장점은 각각의 버스선에 대해 외부의 성단 레지스터를 필요로 하지 않는다는 것이다.

본 발명은 상기 실시예를 다양하게 변경하고 교체하면서 구현될 수 있다. 예를 들면, 본 발명은 레지스터 프로그램 가능 임피던스 제어 파라미터로써 구현될 수 있다. 다른 예는 PFET가 아닌 다른 능동 소자 예컨대 NFET가 성단 소자로서 사용될 수 있다는 것이다. 또 다른 예는 기준 임피던스를 제공하기 위해 레지스터가 아닌 능동 회로를 사용한다.

본 발명은 몇 가지의 실시예를 참고로 기재되었지만, 이것은 단지 본 발명을 예시하는 것으로서 이들 실시예에 본 발명이 제한되는 것은 아니다. 이 분야의 숙련된 기술자들은 특별히 여기에 개시하지는 않았지만 본 발명에 대해 여러 가지 다양한 변경이 가능하며 이들 역시 본 발명의 사상 및 범위 내에 있음을 인식할 것이다.

Claims

제1 전원 노드와 제1 노드간에 연결되어 있으며 적어도 하나의 제어 단자를 가지는 제1 가변 임피던스 소자;

제1 전원 노드와 제2 노드간에 연결되어 있으며 적어도 하나의 제어 단자를 가지는 제2 가변 임피던스 소자;

상기 제2 노드와 접지간에 연결되어 있는 저항성 경로; 및

하나의 입력 단자와 적어도 하나의 출력 단자를 가지는 임피던스 제어 회로

를 포함하며,

상기 임피던스 제어 회로의 입력 단자는 상기 제2 노드에 연결되어 있으며, 상기 적어도 하나의 출력 단자는 상기 제1 및 제2 가변 임피던스 소자의 대응하는 제어 단자에 연결되어 있는 회로.
제1항에 있어서,

상기 제1 노드에 연결되는 입력 버퍼를 더 포함하는 회로.
제1항에 있어서,

상기 제1 가변 임피던스 소자는 적어도 하나의 PFET를 포함하는 회로.
제1항에 있어서,

상기 제2 가변 임피던스 소자는 적어도 하나의 PFET를 포함하는 회로.
제1항에 있어서,

상기 제1 및 제2 가변 임피던스 소자는 둘 다 전계 효과 트랜지스터를 포함하는 회로.
제1항에 있어서,

상기 저항성 경로는 레지스터를 포함하는 회로.
제1항에 있어서,

상기 저항성 경로는 능동 회로를 포함하는 회로.
제1항에 있어서,

상기 임피던스 제어 회로는,

적어도 두 개의 입력 단자를 가지는 비교기;

상기 비교기의 입력 단자 중의 제1 단자에 연결되어 있는 제1 전압 디바이더; 및

상기 비교기의 출력 단자에 연결되어 있는 상태 기계

를 포함하는 회로.
제8항에 있어서,

상기 임피던스 제어 회로는,

적어도 두 개의 입력 단자를 가지는 비교기;

상기 비교기의 입력 단자 중의 제1 단자에 연결되어 있는 제1 전압 디바이더;

상기 비교기의 출력 단자에 연결되어 있는 디지털 저역 필터; 및

상기 디지털 저역 필터의 출력 단자에 연결되어 있는 상태 기계

를 포함하는 회로.
제8항에 있어서,

상기 상태 기계와 상기 제1 가변 임피던스 소자간에 연결되어 있는 디지털 저역 필터를 더 포함하는 회로.
그 내부에 배치되는 복수의 출력 드라이버를 가지는 적어도 하나의 집적회로;

상기 적어도 하나의 집적회로의 외부에서 상기 출력 드라이버에 연결되는 복수의 전기 도체;

상기 복수의 전기 도체에 각각 연결되어 있으며 각각 제어 입력을 가지는 복수의 가변 임피던스 성단 소자를 구비하는 집적회로; 및

상기 복수의 가변 임피던스 성단 소자의 제어 입력 단자에 연결되어 있는 출력 단자를 가지는 임피던스 제어 회로

를 포함하는 시스템.
제11항에 있어서,

상기 임피던스 제어 회로에 연결되어 있으며 집적회로 외부에 있는 레지스터를 더 포함하는 시스템.
제11항에 있어서,

각각의 가변 임피던스 성단 소자는 적어도 하나의 전계 효과 트랜지스터를 포함하는 시스템.
제11항에 있어서,

적어도 하나의 가변 임피던스 성단 소자는 PFET를 포함하는 시스템.
복수의 개방형 드레인 드라이버를 가지는 제1 집적회로;

상기 복수의 개방형 드레인 드라이버에 연결되어 있는 복수의 버스선;

상기 복수의 버스선에 연결되어 있는 복수의 수신기 회로를 가지는 제2 집적회로; 및

복수의 임피던스 제어형 성단 소자

를 포함하며,

적어도 하나의 임피던스 제어형 성단 소자는 각각의 버스선에 연결되어 있는 시스템.
제15항에 있어서,

상기 임피던스 제어형 성단 소자는 전계 효과 트랜지스터를 포함하는 시스템.
제15항에 있어서,

상기 임피던스 제어형 성단 소자는 이진 가중치의 PFET들과 NFET들의 쌍들을 포함하는 시스템.
전송선을 성단하는 방법에 있어서,

제1 집적회로의 외부에 있는 저항성 경로의 값에 적어도 부분적으로 기초하여 상기 제1 집적회로 상에 있는 복수의 가변 임피던스 성단 소자의 임피던스를 조정하는 단계; 및

온도, 제조 허용도 및 전원 전압의 변동에 적어도 부분적으로 기초하여 제1 집적회로 상에 있는 복수의 가변 임피던스 성단 소자의 임피던스를 조정하는 단계

를 포함하는 방법.
제18항에 있어서,

상기 저항성 경로는 레지스터를 포함하는 방법.
버스에 의해 연결되어 있는 적어도 두 개의 집적회로간에 정보를 통신하는 방법에 있어서,

제1 집적회로의 외부에 있는 저항성 경로의 값에 적어도 부분적으로 기초하여 상기 제1 집적회로 상에 있는 복수의 가변 임피던스 성단 소자의 임피던스를 조정하는 단계; 및

제2 집적회로로부터 상기 제1 집적회로로 정보를 전송하는 단계

를 포함하는 방법.
제20항에 있어서,

상기 저항성 경로는 레지스터를 포함하는 방법.