JP2002534887A - オンチップ成端 - Google Patents

オンチップ成端

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JP2002534887A JP2000592935A JP2000592935A JP2002534887A JP 2002534887 A JP2002534887 A JP 2002534887A JP 2000592935 A JP2000592935 A JP 2000592935A JP 2000592935 A JP2000592935 A JP 2000592935A JP 2002534887 A JP2002534887 A JP 2002534887A
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Abstract

(57)【要約】 集積回路は、オンチップ基準成端装置に結合された少なくとも１つの出力端子を有するインピーダンス制御回路を含み、基準成端装置の出力インピーダンスを制御して、外部抵抗のインピーダンスと整合するようにする。また、インピーダンス制御回路は、終端する各外部伝送線に結合されているオンチップ・インピーダンス制御成端装置に結合されている。このようにして、単一の基準抵抗により、多くの伝送線を適切に終端することが可能になる。インピーダンス制御成端装置は、２進加重したｐチャネルとｎチャネルの電界効果トランジスタの対として実装することが可能である。

Description

【発明の詳細な説明】
【０００１】 （発明の背景） （発明の分野） 本発明は、一般に集積回路に関し、より詳細には、集積インピーダンス整合成
端回路に関する。
【０００２】 （背景） 半導体製造技術の進歩により、回路の設計者は、非常に多くのトランジスタを
１つのダイ上に統合することが可能になった。例えば、現代の集積回路（ＩＣ）
は、一般に、１つの小さい基板上に相互接続された数百万のトランジスタを含ん
でいる。通常、これらは電界効果トランジスタ（ＦＥＴ）である。同時に、コン
ピュータ・アーキテクチャ、より具体的には、プロセッサ・アーキテクチャは、
サイクル時間をより短くする方向に向かっている。半導体の製造とプロセッサ・
アーキテクチャのこれらの進歩により、非常に高速な集積回路を生産するように
なった。
【０００３】 コンピュータ・システムを含むがこれに限定されない多くの電子システムは、
それぞれが高速で動作するいくつかの集積回路で作成されている。通常、様々な
集積回路は、１つまたは複数のバスによって電子的に相互接続されている。通常
、これらのバスは、様々な集積回路内部およびそれらの間で通信経路となる物理
的な相互接続信号線の集合である。この分野で既知であるように、集積回路間で
バスを介して転送される信号は、データ、命令、または制御情報などが代表とし
て示されるであろう。これらの集積回路の高速動作能力から最高の利益を得るた
めに、一般に、バスを介する高速データ転送速度での通信が所望される。
【０００４】 バスを介する高速電気通信を容易にするために、様々な技術が開発されてきた
。例えば、論理１と論理ゼロを区別するために必要な電圧の変化を低減し、また
、信号の遷移に必要な時間の量を低減し、したがってより速い動作に備えること
などである。バスを介する高速通信を可能にするために有用な他の技術は、成端
装置を使用することである。適切な信号線の成端により、信号の反射によって生
じる問題が低減または解消される。通常、成端装置は、信号線と電源ノードの間
に結合されている抵抗として実装される。
【０００５】 低コストで面積効率の良い、伝送線に対するインピーダンス整合成端を提供す
る回路と方法が必要である。
【０００６】 （発明の概要） 簡潔にいえば、本発明は伝送線を終端し、著しく反射を低減するオンチップ・
インピーダンス制御成端装置を提供する。
【０００７】 本発明のある実施態様では、本インピーダンス制御成端装置は、電源ノードと
入力ノードの間に結合されたＮＦＥＴとＰＦＥＴのデジタル制御した組合せを含
む。ターンオンさせられたＮＦＥＴとＰＦＥＴの数により、成端装置のインピー
ダンスが決定される。
【０００８】 本発明の他の実施態様では、インピーダンス制御成端装置は、電源ノードと入
力ノードの間に結合され、成端装置のインピーダンスを設定するために、アナロ
グ・バイアス電圧を提供する制御回路に結合されたゲート端子を有するｐチャネ
ル電界効果トランジスタを含む。
【０００９】 （詳細な説明） 本発明の例示的な実施形態について、以下に記述する。明瞭化のために、本明
細書では、実際の実装に関する全ての態様については記述しない。当然、そのよ
うな実際の実装の開発では、システムに関係する制約およびビジネスに関係する
制約の準拠など、実装ごとに変動する開発者の特有の目標を達成するために、多
くの実装特有の決定をしなければならないことを理解されたい。さらに、そのよ
うな開発努力は、複雑で時間がかかるにも関わらず、本開示の利益を有する当業
者にとって、義務的な仕事であることを理解されたい。
【００１０】 概略 本発明の実施形態は、各信号線上で外部抵抗を必要とせずに、オフチップの伝
送線を終端し、それにより必要な配線の量を低減するとともにシステムのコスト
を低減する回路と方法を提供する。
【００１１】 本発明による例示的な回路は、基準ｐチャネル電界効果トランジスタ（ＰＦＥ
Ｔ）に結合された出力端子を有するインピーダンス制御回路を含む。その基準Ｐ
ＦＥＴの出力インピーダンスを制御して、単一の外部抵抗のインピーダンスとほ
ぼ整合させる。また、インピーダンス制御回路出力端子は、終端する各外部伝送
線に結合された成端ＰＦＥＴのゲート端子を駆動するように結合されている。こ
のようにして、単一の基準抵抗により、受信器チップに関するプロセス、電圧、
温度の変動に関わらず、多くの伝送線を適切に終端することが可能になる。当業
者なら、電界効果トランジスタは、可変インピーダンス装置と見ることができ、
トランジスタのソース端子とドレン端子の間のインピーダンスが、ゲート端子に
印加された電圧の関数であるということを理解するであろう。
【００１２】 本発明の代替実施形態は、ＮＦＥＴとＰＦＥＴの組合せを、基準成端装置およ
びインピーダンス制御信号線成端装置の両方として使用することが可能である。
【００１３】 外部成端抵抗をオンチップ・インピーダンス制御成端装置と置換することによ
って、外部抵抗に必要な回路板の領域が省かれる。さらに、外部抵抗を受信器チ
ップに接続するために使用する配線スタブも除去される。配線スタブは、望まし
くない信号の反射に寄与するので、配線スタブを除去することは利点である。
【００１４】 用語 チップ、集積回路、モノリシック装置、半導体装置、マイクロ電子装置という
用語は、この分野では、しばしば区別なく使用される。本発明は、一般にこれら
の用語がこの分野で理解されているように、上記の全てに適用可能である。
【００１５】 金属線、トレース、ワイヤ、導体、信号経路、シグナリング媒体という用語は
全て関係付けられている。上記に列挙した関係付けられている用語は、一般に互
換性があり、特有な場合から一般的な場合へこの順番で現れる。プリント回路板
上の様々な導電素子は、導体のほかにもランド、バイアス、およびめっきスルー
・ホールと呼ばれてきた。
【００１６】 「ゲート」という用語は、文脈に依存し、集積回路を記述する際に２つの意味
で使用することができる。本明細書で使用するように、論理ゲートの文脈で使用
するとき、ゲートは任意の論理機能を実現する回路を指す。トランジスタ回路構
成の文脈で使用するときは、端子が３つであるＦＥＴの絶縁ゲート端子を指す。
ＦＥＴは、半導体基板を考慮するときは、端子が４つの装置と見ることもできる
が、本発明の例示的な実施形態を記述する目的では、従来のゲート−ドレン−ソ
ースの端子が３つのモデルを使用して、ＦＥＴを記述する。
【００１７】 コンピュータ・システム、特にパーソナル・コンピュータ・システムでは、完
全に機能的なコンピュータを形成するために、プロセッサの他に、いくつかの集
積回路が必要の場合が多い。様々なメモリ制御、バス・インタフェース、および
周辺機能は、一般にこれらの追加の集積回路に含まれる。この追加機能のほとん
どは、集合的にチップ・セットと呼ばれる１つまたは複数のチップに組み込まれ
る。この機能を使用する集積回路は、コア論理チップ、またはブリッジ回路、あ
るいはグルー論理と呼ばれることもある。
【００１８】 いくつかの現代の電子システムでは、バスを使用して、様々な集積回路を相互
接続する。通常、バスは、相互接続信号線の論理的な集まりを指す。バスの各相
互接続信号線は、２つ以上の信号ソース、および／またはそれに結合された２つ
以上の受信器を有することがある。例えばコンピュータなどの、これに限定され
ない、ある高性能システムでは、バスを使用して、マイクロプロセッサをチップ
・セットまたは他のマイクロプロセッサに相互接続する。そのような相互接続の
重要な特性は、非常に高速の動作が望ましいということである。そのような高速
動作のシステムでは、ドライバおよび受信器として、Ｇｕｎｎｉｎｇ Ｔｒａｎ
ｓｃｅｉｖｅｒ Ｌｏｇｉｃ（ＧＴＬ）または他の同様の回路構成を使用するこ
とが一般的になっている。これらのオープン・ドレイン・ドライバは、様々な集
積回路を１つに接続する伝送線を成端電源ノードに抵抗を経て終端することを要
求する。成端電源ノードは、この分野では、しばしばＶttと呼ばれる。動作時の
Ｖttの一般的な値は約１．５ボルトである。当業者および本開示の利益を有する
者なら、成端電源に対し他の値を選択することが可能であることを理解するであ
ろう。本発明は、成端電源の特定な値に限定されるものではない。
【００１９】 一般に、成端は、ボードまたは基板上に、外部抵抗を集積回路と共に同じ場所
に配置することによって達成される。コンピュータ・システムでは、これらの外
部成端抵抗は、しばしば、マザーボード上に配置されるか、または、カルフォル
ニア州サンタ・クララのＩｎｔｅｌ Ｃｏｒｐ．から入手可能であるＰｅｎｔｉ
ｕｍ（登録商標）ＩＩプロセッサなどのマイクロプロセッサでは、シングルエッ
ジ接続カートリッジ（ＳＥＣＣ）に配置される。１つまたは複数の外部抵抗を各
相互接続信号線に対して使用する。バスの相互接続信号線に結合された外部抵抗
は、一般に、２つの目的のために役立つ。第１は、動作時に、いずれのオープン
・ドレイン・バス・ドライバも能動的に相互接続信号線を低レベルにプルしない
とき、外部抵抗が相互接続信号線を所定の電圧にプルアップする。第２に、動作
時に、外部抵抗は、信号の反射を終端するように作用する。
【００２０】 伝送線を終端する、この場合では、様々な集積回路を相互接続しているバスの
相互接続信号線を終端するとき、伝送線の特性インピーダンスと整合するように
抵抗の値を選択する。信号が、このようにして終端される伝送線の端に到着する
とき、電圧と、信号のエネルギーを搬送する現在の波形は、（理想的には）反射
せずに、成端抵抗によって吸収される。信号が反射される場合、信号波伝送線の
上下を進行し続け、したがって、後続の信号のエッジと干渉することになること
に留意されたい。当業者なら、インピーダンスは、抵抗およびリアクタンスを含
む複雑な値であるが、伝送線を終端するとき、特定の抵抗値を有する抵抗を選択
することが一般的であることを理解するであろう。この分野で一般的であり、本
明細書で使用するように、インピーダンスの整合は、負荷のインピーダンスを電
力ソースの内部インピーダンスとほぼ等しくするように作用する抵抗を用いるこ
とを指すことが可能である。
【００２１】 外部抵抗の使用により、伝送線によく整合した成端が提供されるが、この構成
は、いくつかの欠点を有する。個別の外部抵抗は高価である。さらに、これらの
外部抵抗は、それらが取り付けられているボードまたはカートリッジ基板上で貴
重な場所を消費する。さらに、入力バッファが接続されている伝送線上にスタブ
が存在する。このスタブは、伝送線上を進行する信号の一部を反射する傾向があ
る。
【００２２】 本発明の例示的な実施形態では、伝送線の成端は、オープン・ドレイン・ドラ
イバによって駆動されるバス線に結合されている受信器とオンチップで統合され
ているＰＦＥＴによって形成されている。この例示的な実施形態では、バス線は
ＧＴＬとドライバによって駆動される。他の実施形態では、伝送線の成端はＮＦ
ＥＴとＰＦＥＴの組合せを含むインピーダンス制御成端装置によって形成される
。
【００２３】 受信器またはドライバとして機能する複数の集積回路がシステムに存在する場
合、伝送線の遠方端の装置のみが、成端を組み込むことが必要であることに留意
されたい。また、成端抵抗は、伝送線と完全に整合する必要はないので、不当に
性能を犠牲にせずに、より理想的ではないが、より簡単な追跡回路を使用するこ
とが可能である。
【００２４】 回路構成 図２は、本発明の実施形態の概略図である。この場合では、集積回路の一部が
示されており、より具体的には、オンチップ・インピーダンス制御成端装置と、
基準装置を有するインピーダンス制御回路を備える入力バッファの一部が示され
ている。当業者および本開示の利益を有する者なら、本発明は、特定の集積回路
の機能によって限定されないことを理解するであろう。すなわち、本発明のオン
チップ・インピーダンス制御成端装置は、マイクロプロセッサ、チップ・セット
、メモリ、グラフィックコントローラとして機能する集積回路、または高速バス
に結合することが可能であるあらゆる他のタイプの集積回路に実装することが可
能である。同様に、本発明を説明するために、１つの成端装置を示しているが、
複数の成端装置は、全て、単一のインピーダンス制御回路によって制御されたイ
ンピーダンスを有することが可能であることを理解されたい。すなわち、単一の
外部基準抵抗を使用して、複数の成端装置のインピーダンスを十分に設定するこ
とが可能である。
【００２５】 本明細書で言及しているように、インピーダンス制御回路は、オフチップ抵抗
と共に基準オンチップ・ドライバを動作させることによって、基準オンチップ・
ドライバのインピーダンスを制御するフィードバック・ループである。ある実装
では、インピーダンス制御オンチップ・ドライバは、電界効果トランジスタとし
て実装される。他の実装では、インピーダンス制御オンチップ・ドライバは、Ｎ
ＦＥＴとＰＦＥＴの組合せとして実装され、ターンオンされるＮＦＥＴ／ＰＦＥ
Ｔの対の数がドライバのインピーダンスを決定する。一般に、基準オンチップ・
ドライバは、電気的に直列に外部の精密抵抗に結合されており、それにより、抵
抗を有する分圧器を形成する。ドライバの強度（例えば、電界効果トランジスタ
のオン抵抗、または複数の電界効果トランジスタの有効なオン抵抗、あるいはオ
ンとされた電界効果トランジスタの数）を制御して、分圧器によって生成された
電圧を電源電圧のほぼ半分に駆動する。これらの条件下では、オンチップ・ドラ
イバと基準抵抗のインピーダンスはほぼ等しくなる。
【００２６】 オンチップ・ドライバのほぼ同一なコピーを、外部抵抗とほぼ整合するように
動作するインピーダンス制御ドライバ（すなわち成端装置）として使用する。あ
る実装では、電界効果トランジスタは、基準オンチップ・ドライバのゲート端子
に印加された電圧とほぼ同じ電圧をそれぞれのゲート端子に受けるように構成さ
れている。そのような実施形態では、電源電圧と基板電圧などの他のパラメータ
も、基準オンチップ・ドライバと共に使用したものとほぼ同一の値に維持される
。代替の実装では、以下でより完全に議論するが、複数のＮＦＥＴとＰＦＥＴを
組み合わせて使用し、基準装置と成端装置の両方を形成する。そのような実装で
は、ＦＥＴのゲートは、通常、アナログ・バイアス電圧ではなく、デジタル制御
信号を受信する。
【００２７】 図２に示すように、集積回路は、ソース−ドレンが電源ノード２０６と入力ノ
ード２０４の間に結合された第１ＰＦＥＴ２０２を含む。入力ノード２０４は、
バス線など相互接続信号線に結合するように適合されている。
【００２８】 入力バッファ回路２１８は入力ノード２０４に結合された入力端子を有する。
当業者および本開示の利益を有する者なら、バス線から信号を受信することと、
オンチップ・インピーダンス制御成端装置に結合することの両方に適している多
くの入力バッファ回路構成が存在することを理解するであろう。任意の適切な入
力バッファ回路構成を本発明による成端装置と併用することが可能である。入力
バッファは、１つの論理ゲートと同程度に簡単にすることが可能であり、また、
レベル・シフタ、ラッチ、差動増幅器、および／または緩衝の複数段階を含む非
常に複雑なものも可能である。本発明は、特定の入力バッファ構成に限定される
ものではない。
【００２９】 さらに図２を参照すると、電源ノード２０６とノード２１２の間にソース−ド
レンが結合された第２ＰＦＥＴ２１０示されている。ノード２１２は、インピー
ダンス制御回路２１４の入力端子に結合されている。抵抗２１６がノード２１２
と接地との間に結合されている。抵抗２１６は、通常、集積回路に外付けされて
いる。例示的な実施形態では、抵抗２１６は精密度がプラスマイナス１％である
５０オームの抵抗であるが、本発明は特定の抵抗値に限定されるものではない。
ＰＦＥＴ２０２とＰＦＥＴ２１０のゲート端子は、共にノード２０８に結合され
ている。また、インピーダンス制御回路２１４の出力端子もノード２０８に結合
されている。
【００３０】 ＰＦＥＴ２１０を抵抗２１６とインピーダンス制御回路２１４とともに動作さ
せてノード２０８にバイアス電圧を生成する。ノード２０８のバイアス電圧は、
入力ノード２０４と電源ノード２０６の間の経路の実効インピーダンスを決定す
る。
【００３１】 図３は、オンチップ・インピーダンス制御成端装置を備える第１集積回路と、
バス・ドライバを備える第２集積回路と、第１および第２集積回路間に結合され
た信号線とを有する本発明によるシステムを示す。より具体的には、第１集積回
路２０１は図２に示したものである。図３に示すように、第２集積回路３０１は
、オープン・ドレイン・ドライバ回路を有する。この例示的なシステムでは、集
積回路３０１のオープン・ドレイン・ドライバは、ｎチャネル電界効果トランジ
スタ（ＮＦＥＴ）３０２によって実施される。ＮＦＥＴ３０２は、出力ノード３
０４と接地の間にドレン−ソースが結合されている。バス線３０６は、集積回路
３０１の出力ノード３０４に結合されており、さらに、集積回路２０１の入力ノ
ード２０４に結合されている。このようにして、２つの集積回路の間に相互接続
信号線が形成されている。
【００３２】 図４は、本発明の代替実施形態の概略図を示す。この場合では、集積回路４０
１の一部が示されており、より具体的には、オンチップ・インピーダンス制御成
端装置を備える入力バッファの一部と、基準装置を有するインピーダンス制御回
路が示されている。概略的には、図４からわかるように、基準成端装置は、外部
精密抵抗と直列に構成されて分圧器を形成している。この分圧器の出力ノードが
コンパレータの１つの入力端子に結合されている。オンチップで製作された第２
分圧器の出力ノードがコンパレータの第２入力端子に結合されている。コンパレ
ータの出力は、基準インピーダンスコントローラのインピーダンスが、外部抵抗
のインピーダンスにほぼ整合するまで、それを低減または増大するために使用す
る制御情報を生成するように機能する状態機械に結合されている。状態機械の出
力は、デジタル低域フィルタを通過した後、インピーダンス制御成端装置のイン
ピーダンスを設定する。
【００３３】 さらに図４を参照すると、基準成端装置４１０は、ノード４１２に結合されて
いる。抵抗４１６は、ノード４１２と接地の間に結合されている。通常、抵抗４
１６は集積回路４０１に外付けされた精密抵抗（例えば、＋／−１％）である。
抵抗４２２は、ノード４１２とノード４３２の間に結合されている。キャパシタ
４２４は、ノード４３２と接地の間に結合されている。抵抗４２２とキャパシタ
４２４は、低域フィルタを形成している。低域フィルタは、高周波数ノイズの注
入を低減するように作用する。また、キャパシタ４２４は、電源ノイズの注入を
遮断するようにも作用する。トランジスタとキャパシタのＲＣ時定数については
、コンパレータの出力をサンプルするレートと関連して、以下でさらに議論する
。この例示的な実施形態では、抵抗４２２は、ｎウェル抵抗として形成され、キ
ャパシタ４２４は、ソース端子とドレン端子が電気的に結合されたｎチャネル電
界効果トランジスタ（ＮＦＥＴ）で形成されている。他の構造を使用して、抵抗
とキャパシタの両方を形成することができ、本発明は、ｎウェル抵抗、またはＮ
ＦＥＴキャパシタに限定されないことを理解されたい。
【００３４】 抵抗４１８と４２０は、電源ノード４０６と接地の間で直列に結合されて分圧
器を形成している。より具体的には、抵抗４１８は電源ノード４０６とノード４
３４の間に結合され、抵抗４２０はノード４３４と接地の間に結合されている。
それぞれの抵抗は、他方のインピーダンスに等しい、またはほぼ等しいインピー
ダンスを有する。このようにして、ノード４３４の電圧はノード４０６の電圧の
半分にほぼ等しくなっている。この例示的な実施形態では、抵抗４１８と４２０
のそれぞれは、ゲート端子がドレン端子に結合され、本体端子がソース端子に結
合されているＰＦＥＴとして実装される。抵抗４１８と４２０のそれぞれは、ほ
ぼ同一の物理的な配置を有するように集積回路４１０上に形成されることが好ま
しい。抵抗４１８と４２０のそれぞれは抵抗４２２の値の２倍にほぼ等しい抵抗
値を有する。キャパシタ４２６がノード４３４と接地の間に結合されている。キ
ャパシタ４２６は電源ノイズの注入を遮断するように作用する。キャパシタ４２
４は、ソース端子とドレン端子が電気的に１つに結合されているｎチャネル電界
効果トランジスタ（ＮＦＥＴ）として形成されている。他の構造を使用して、抵
抗とキャパシタの両方を形成することができ、本発明は、ＰＦＥＴ抵抗、または
ＮＦＥＴ抵抗に限定されないことを理解されたい。
【００３５】 さらに図４を参照すると、コンパレータ４２８が２つの入力端子と１つの出力
端子を有することがわかる。コンパレータ４２８の第１入力端子は、ノード４３
２に結合され、コンパレータ４２８の第２入力端子は、ノード４３４に結合され
ている。このようにして、基準成端装置４１０と抵抗４１６のインピーダンスの
比の低域ろ過した関数であるノード４３２の電圧がノード４０６の電圧の半分に
ほぼ等しいノード４３４の電圧と比較される。
【００３６】 状態機械４３０がコンパレータ４２８の出力端子に結合されている。また、状
態機械４３０は、クロック信号ＣＬＫを受信するように結合されている。クロッ
ク信号ＣＬＫの好ましい周期は、抵抗４２２とキャパシタ４２４のＲＣ時定数の
半分に等しいかまたはそれより小さい。コンパレータ４２８の出力がクロック信
号ＣＬＫの周期に従って状態機械４３０によってサンプルされる。状態機械４３
０は、デジタル低域フィルタ４３６を経て、基準成端装置４１０に結合される出
力を生成する。ノード４３２の電圧がノード４３４の電圧より高いことをコンパ
レータ４２８の出力が示す場合、状態機械４３０は、基準成端装置４１０のイン
ピーダンスを増大させる出力を生成する。同様に、コンパレータ４２８の出力が
、ノード４３２の電圧がノード４３４の電圧より小さいことを示す場合、状態機
械４３０は、基準成端装置４１０のインピーダンスを低減させる出力を生成する
。そのような状態機械の実装は、この分野ではよく知られており、そのようなブ
ロックは、しばしば、コンピュータ・ソフトウェアによって実装される。当業者
なら、ゲート・アレイ、標準セル、または完全に特注の集積回路の配置で状態機
械を形成するなどのファクタに基づいて、実際のゲート・レベルの実装が変わる
可能性があることを理解するであろう。
【００３７】 さらに図４を参照すると、状態機械４３０の出力４０８は、デジタル低域フィ
ルタ４３６に結合されていることがわかる。デジタル低域フィルタ４３６によっ
て生成される出力は、インピーダンス制御成端装置４０２に結合されている。ノ
ード４３２とノード４３４の電圧は、決して正確には整合しない可能性があるの
で、状態機械４３０は、継続的に、インピーダンスを増大および低減するように
基準成端装置４１０に命令するであろう。デジタル低域フィルタ４３６は、状態
機械４３０が生成した出力を受信し、状態機械４３０の出力の急速な変化をろ過
するように機能する。このようにして、インピーダンス制御成端装置４０２は伝
送線を終端する比較的安定なインピーダンスの値を提供する。
【００３８】 代替として、デジタル低域フィルタは、コンパレータ４２８と状態機械４３０
の間に結合することも可能である。これにより、インピーダンス制御信号、した
がって、成端装置のインピーダンスが定常状態の条件下で、理想的な動作点のま
わりを振動する結果となる。そのような振動は、デジタル低域フィルタを備えな
い回路で予期される振動よりも小さいものである。しかし、そのような構成は、
デジタル・インピーダンスコントローラ４０２、４１０が比較的多数の制御信号
入力を有するとき、低域フィルタを実装することがより簡単であるという点で、
有利である。デジタル低域フィルタ４３６をコンパレータ４２８と状態機械４３
０の間に配置することによって、低域フィルタは唯一の入力信号、すなわちコン
パレータ４２８の出力を処理することになる。一方、デジタル低域フィルタ４３
６を図４に示すように配置すると、デジタル低域フィルタは、状態機械４３０に
よって生成された全ての制御信号を処理しなければならない。すなわち、集積回
路の物理的な設計の際に、より広いデータ経路を収容しなければならない。
【００３９】 本発明の他の代替実施形態では、インピーダンスコントローラ４０２、４１０
に送信されるデジタル制御信号は、制御信号の発生源と行き先の間にある一連の
ラッチを通過するようにしてもよい。そのような一連のラッチは、この分野では
、パイプライン・ラッチと呼ばれている。そのようなパイプラインは、追加の遅
延時間を導入するが、通常これは、欠点とは見なされない。当業者なら、インピ
ーダンスコントローラを直接制御信号の発生源に結合するか、または一連のラッ
チを通過させるかの論理的な同等性を理解するであろう。
【００４０】 インピーダンス制御成端装置４０２はノード４０４に結合されている。また、
入力バッファ４１８もノード４０４に結合されている。図２に示した実施形態に
関連して記述したように、任意の適切な入力バッファ回路構成を本発明による成
端装置と併用することが可能である。入力バッファは、論理ゲートと同程度に簡
単にするか、または非常に複雑にして、レベル・シフタ、ラッチ、差動増幅器、
および／または緩衝の複数段階を含ませることも可能である。本発明は、特定の
入力バッファ構成に限定されるものではない。
【００４１】 図５は、図４の実施形態で使用する成端装置の例示的な実装を示す。この例示
的な実装では、ＰＦＥＴとそれと同じ数のＮＦＥＴが電源ノードと出力ノードの
間で並列に結合されている。ＮＦＥＴとＰＦＥＴは、ゲート端子で相補的な制御
信号を受信する。したがって、ＮＦＥＴ／ＰＦＥＴの対はほぼ同時にオンされか
つオフされる。より具体的には、ＰＦＥＴ５０４は、電源ノード５０２とノード
５１６の間にソース−ドレインが結合されており、ＰＦＥＴ５０６は、電源ノー
ド５０２とノード５１６の間にソース−ドレインが結合されている。同様に、Ｎ
ＦＥＴ５０８は、電源ノード５０２とノード５１６の間にドレン−ソースが結合
されており、ＮＦＥＴ５１０は、電源ノード５０２とノード５１６の間にドレン
−ソースが結合されている。２つの制御信号ノード５１８、５２０がそれぞれＰ
ＦＥＴ５０４と５０６のゲート端子に結合されている。また、制御信号ノード５
１８、５２０は、それぞれインバータ５１２、５１４の入力端子に結合されてい
る。インバータ５１２、５１４の出力端子は、それぞれ、ＮＦＥＴ５０８、５１
０のゲートに結合されている。図５に示す成端装置は、図４に示す実施形態の基
準成端装置４１０およびインピーダンス制御成端装置４０２の両方として使用す
ることができる。
【００４２】 当業者および本開示の利益を有する者なら、より多数のトランジスタの対を使
用して、インピーダンス整合をより細かくすることができることを理解するであ
ろう。例えば、５つの２進加重した対を図５の成端装置で使用する場合、３１の
異なる駆動インピーダンスの選択が利用可能である。いずれにしろ、本発明は、
特定の数またはタイプのトランジスタに限定されるものではない。
【００４３】 電力消費を制御または低減するために、本発明の回路の一部を遮断することが
可能である。より具体的には、低電力の状態中、本発明を使用する集積回路では
、インピーダンス制御ループを遮断して電力を節約し、一方オン・ダイ成端は維
持する。したがって、成端回路は、電圧と温度の変動を追跡することを停止する
が、伝送線の成端は（いくらか効率は劣るが）続行する。通常、低電力状態を出
るために使用する信号など、比較的少数の制御信号のみが、低電力状態中に能動
的なので、これは、妥当なトレードオフであると考えられる。当業者および本開
示の利益を有する者なら、低電力状態中に、他のトレードオフを作成することが
可能であることを理解するであろう。
【００４４】 結論 本発明の実施形態は、集積回路間の高速シグナリングのために使用する伝送線
を終端するオンチップ・インピーダンス制御成端装置を提供する。
【００４５】 本発明の実施形態の利点は、１つの外部基準抵抗を使用して、複数のオンチッ
プ成端装置のインピーダンスを設定することができることである。
【００４６】 本発明の実施形態の他の利点は外部成端抵抗が各バスに必要ないことである。
【００４７】 本発明は、示した実施形態に対する様々な変更と代用で実装することが可能で
ある。例えば、本発明は、抵抗プログラム可能インピーダンス制御パラメータで
実装することが可能である。他の代替は、ＰＦＥＴ以外のＮＦＥＴなどの能動装
置を成端装置として使用する場合である。さらに他の代替は、抵抗ではなく能動
回路を使用して、基準インピーダンスを提供する。
【００４８】 当業者なら、本発明の性質を説明するために記述および示した詳細、材料、お
よび部分とステップの構成に関する様々な他の変更を、添付の請求項で示すよう
に、本発明の原理および範囲から逸脱せずに実施することが可能であることを理
解するであろう。
【図面の簡単な説明】
【図１】 バス・ドライバ、バス受信器、および成端装置の従来の構成を示す概略図であ
る。
【図２】 本発明による、オンチップ・インピーダンス整合成端装置を有する集積回路を
示す概略図である。
【図３】 バス・ドライバを備える第１集積回路と、オンチップ・インピーダンス制御成
端装置を備える第２集積回路と、第１および第２集積回路間に結合された信号線
とを有する、本発明によるシステムを示す概略図である。
【図４】 本発明による、オンチップ・インピーダンス制御成端装置を有する集積回路を
示す概略図である。
【図５】 図４のオンチップ・インピーダンス制御成端装置を示す、トランジスタレベル
の概略図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 リム，チー・ホウ アメリカ合衆国・97123・オレゴン州・ヒ ルズボロ・サウスイースト 61エステイ ドライブ・2036 Ｆターム(参考） 5J098 AA03 AB10 AC06 AD20 AD26 5K029 AA18 CC01 DD02

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 第１電源ノードと第１ノードの間に結合され、少なくとも１
    つの制御端子を有する第１可変インピーダンス装置と、 第１電源ノードと第２ノードの間に結合され、少なくとも１つの制御端子を有
    する第２可変インピーダンス装置と、 第２ノードと接地の間に結合された抵抗経路と、 入力端子および少なくとも１つの出力端子を有するインピーダンス制御回路で
    あって、インピーダンス制御回路の入力端子が、第２ノードに結合され、少なく
    とも１つの出力端子が、第１および第２可変インピーダンス装置の対応する制御
    端子に結合されているインピーダンス制御回路と を備える回路。
  2. 【請求項２】 第１ノードに結合された入力バッファをさらに備える請求項
    １に記載の回路。
  3. 【請求項３】 第１可変インピーダンス装置が、少なくとも１つのＰＦＥＴ
    をさらに備える請求項１に記載の回路。
  4. 【請求項４】 第２可変インピーダンス装置が、少なくとも１つのＰＦＥＴ
    を備える請求項１に記載の回路。
  5. 【請求項５】 第１および第２可変インピーダンス装置が、両方とも電界効
    果トランジスタを備える請求項１に記載の回路。
  6. 【請求項６】 抵抗経路が抵抗を備える請求項１に記載の回路。
  7. 【請求項７】 抵抗経路が能動回路を備える請求項１に記載の回路。
  8. 【請求項８】 インピーダンス制御回路が、 少なくとも２つの入力端子を有するコンパレータと、 コンパレータ入力端子の第１端子に結合された第１分圧器と、 コンパレータの出力端子に結合された状態機械とを備える請求項１に記載の回
    路。
  9. 【請求項９】 インピーダンス制御回路が、 少なくとも２つの入力端子を有するコンパレータと、 コンパレータ入力端子の第１端子に結合された第１分圧器と、 コンパレータの出力端子に結合されたデジタル低域フィルタと、 デジタル低域フィルタの出力端子に結合された状態機械とを備える請求項８に
    記載の回路。
  10. 【請求項１０】 状態機械と第１可変インピーダンス装置の間に結合された
    デジタル低域フィルタをさらに備える請求項８に記載の回路。
  11. 【請求項１１】 内部に配置された複数の出力ドライバを有する少なくとも
    １つの集積回路と、 少なくとも１つの集積回路に外付けされ、それぞれ出力装置に結合された複数
    の電気導体と、 それぞれ複数の電気導体に結合された複数の可変インピーダンス成端装置を有
    し、各可変インピーダンス成端装置が、制御入力を有する集積回路と、 複数の可変インピーダンス成端装置の制御入力端子に結合された出力端子を有
    するインピーダンス制御回路とを備えるシステム。
  12. 【請求項１２】 集積回路に外付けされ、インピーダンス制御回路に結合さ
    れた抵抗をさらに備える請求項１１に記載のシステム。
  13. 【請求項１３】 各可変インピーダンス成端装置が少なくとも１つの電界効
    果トランジスタを備える請求項１１に記載のシステム。
  14. 【請求項１４】 少なくとも１つの可変インピーダンス成端装置がＰＦＥＴ
    を備える請求項１１に記載のシステム。
  15. 【請求項１５】 複数のオープン・ドレイン・ドライバを有する第１集積回
    路と、 複数のオープン・ドレイン・ドライバに結合された複数のバス線と、 複数のバス線に結合された複数の受信器回路と複数のインピーダンス制御成端
    装置とを有する第２集積回路と を備え、少なくとも１つのインピーダンス制御成端装置が各バス線に結合されて
    いるシステム。
  16. 【請求項１６】 インピーダンス制御成端装置が電界効果トランジスタを備
    える請求項１５に記載のシステム。
  17. 【請求項１７】 インピーダンス制御成端装置が２進加重したＰＦＥＴとＮ
    ＦＥＴの対を備える請求項１５に記載のシステム。
  18. 【請求項１８】 第１集積回路に外付けされた抵抗経路の値に少なくとも
    部分的に基づいて、第１集積回路の複数の可変インピーダンス成端装置のインピ
    ーダンスを調節し、 温度、製作公差、および電源電圧の変動に少なくとも部分的に基づいて、第１
    集積回路の複数の可変インピーダンス成端装置のインピーダンスを調節すること
    とを備える伝送線に成端を形成する方法。
  19. 【請求項１９】 抵抗経路が抵抗を備える請求項１８に記載の方法。
  20. 【請求項２０】 第１集積回路に外付けされた抵抗経路の値に少なくとも部
    分的に基づいて、第１集積回路の複数の可変インピーダンス成端装置のインピー
    ダンスを調節し、 バスを介して、第２集積回路から第１集積回路に情報を伝送する、 バスによって結合された少なくとも２つの集積回路の間で情報を通信する方法。
  21. 【請求項２１】 抵抗経路が抵抗を備える請求項２０に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023521862A (ja) * 2020-06-04 2023-05-25 ヴィオニア ユーエス エルエルシー 拘束制御モジュールのｅｍｃコンプライアンスを考慮したセンサ通信ディスクリート制御

Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157206A (en) * 1998-12-31 2000-12-05 Intel Corporation On-chip termination
US6237119B1 (en) * 1999-02-03 2001-05-22 International Business Machines Corporation Method and system for making internal states of an integrated circuit visible during normal operation without the use of dedicated I/O pins
US6262591B1 (en) * 2000-05-30 2001-07-17 International Business Machines Corporation SOI small signal terminated receiver
US6259269B1 (en) * 2000-05-30 2001-07-10 International Business Machines Corporation Soi small signal terminated hysteresis receiver
US6424200B1 (en) * 2000-06-12 2002-07-23 Lsi Logic Corporation Termination impedance trimming circuit
US7222208B1 (en) 2000-08-23 2007-05-22 Intel Corporation Simultaneous bidirectional port with synchronization circuit to synchronize the port with another port
US6424175B1 (en) * 2000-09-11 2002-07-23 Intel Corporation Biased control loop circuit for setting impedance of output driver
US6605958B2 (en) * 2000-10-11 2003-08-12 Vitesse Semiconductor Corporation Precision on-chip transmission line termination
US6760692B1 (en) * 2000-11-07 2004-07-06 Ralph E. Rose Structure of a trainable state machine
US6556040B2 (en) * 2000-11-10 2003-04-29 California Micro Devices Method and apparatus for non-linear termination of a transmission line
US6448811B1 (en) 2001-04-02 2002-09-10 Intel Corporation Integrated circuit current reference
US6522174B2 (en) * 2001-04-16 2003-02-18 Intel Corporation Differential cascode current mode driver
US6791356B2 (en) 2001-06-28 2004-09-14 Intel Corporation Bidirectional port with clock channel used for synchronization
US6603329B1 (en) 2001-08-29 2003-08-05 Altera Corporation Systems and methods for on-chip impedance termination
US6798237B1 (en) 2001-08-29 2004-09-28 Altera Corporation On-chip impedance matching circuit
US6509780B1 (en) * 2001-09-10 2003-01-21 Intel Corp. Circuit compensation technique
US6529037B1 (en) 2001-09-13 2003-03-04 Intel Corporation Voltage mode bidirectional port with data channel used for synchronization
US6590413B1 (en) 2001-10-03 2003-07-08 Altera Corporation Self-tracking integrated differential termination resistance
US6944556B1 (en) * 2001-11-01 2005-09-13 Linear Technology Corporation Circuits and methods for current measurements referred to a precision impedance
US6812732B1 (en) 2001-12-04 2004-11-02 Altera Corporation Programmable parallel on-chip parallel termination impedance and impedance matching
US6836144B1 (en) 2001-12-10 2004-12-28 Altera Corporation Programmable series on-chip termination impedance and impedance matching
US6586964B1 (en) * 2001-12-10 2003-07-01 Xilinx, Inc. Differential termination with calibration for differential signaling
US7109744B1 (en) 2001-12-11 2006-09-19 Altera Corporation Programmable termination with DC voltage level control
US6812734B1 (en) 2001-12-11 2004-11-02 Altera Corporation Programmable termination with DC voltage level control
KR100446292B1 (ko) * 2001-12-22 2004-09-01 삼성전자주식회사 능동 종단저항값 교정회로와 이를 구비하는 메모리 칩과능동 종단저항 교정방법
KR100422451B1 (ko) * 2002-05-24 2004-03-11 삼성전자주식회사 온-다이 터미네이션 제어방법 및 그에 따른 제어회로
JP4212309B2 (ja) * 2002-07-01 2009-01-21 株式会社ルネサステクノロジ 半導体集積回路
KR100495660B1 (ko) * 2002-07-05 2005-06-16 삼성전자주식회사 온-다이 종결 회로를 구비한 반도체 집적 회로 장치
KR100481854B1 (ko) * 2002-07-29 2005-04-11 삼성전자주식회사 온칩 터미네이션기능을 가진 집적회로장치
US7268579B2 (en) * 2002-08-23 2007-09-11 Samsung Electronics Co., Ltd. Semiconductor integrated circuit having on-chip termination
KR100448901B1 (ko) * 2002-08-23 2004-09-16 삼성전자주식회사 종결 회로를 갖는 반도체 집적 회로의 레이아웃
US7142461B2 (en) * 2002-11-20 2006-11-28 Micron Technology, Inc. Active termination control though on module register
US6940303B2 (en) * 2002-11-29 2005-09-06 Roy L. Vargas System and method to establish an adjustable on-chip impedance
US6842035B2 (en) * 2002-12-31 2005-01-11 Intel Corporation Apparatus and method for bus signal termination compensation during detected quiet cycle
US7894260B2 (en) * 2003-01-03 2011-02-22 Samsung Electronics Co., Ltd. Synchronous semiconductor memory device having on-die termination circuit and on-die termination method
KR100506976B1 (ko) * 2003-01-03 2005-08-09 삼성전자주식회사 온다이 터미네이션 회로를 가지는 동기 반도체 메모리 장치
KR100532426B1 (ko) * 2003-03-25 2005-11-30 삼성전자주식회사 온-칩 터미네이션 저항의 미스매치를 보상할 수 있는반도체 장치
KR100541544B1 (ko) * 2003-05-06 2006-01-10 삼성전자주식회사 신호 충실도가 개선된 메모리 시스템
US6888369B1 (en) 2003-07-17 2005-05-03 Altera Corporation Programmable on-chip differential termination impedance
KR100583636B1 (ko) * 2003-08-19 2006-05-26 삼성전자주식회사 단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치
US6888370B1 (en) 2003-08-20 2005-05-03 Altera Corporation Dynamically adjustable termination impedance control techniques
US6859064B1 (en) 2003-08-20 2005-02-22 Altera Corporation Techniques for reducing leakage current in on-chip impedance termination circuits
US6924660B2 (en) 2003-09-08 2005-08-02 Rambus Inc. Calibration methods and circuits for optimized on-die termination
US7088127B2 (en) * 2003-09-12 2006-08-08 Rambus, Inc. Adaptive impedance output driver circuit
US6919769B2 (en) * 2003-09-24 2005-07-19 Intel Corporation Method and apparatus for fast lock acquisition in self-biased phase locked loops
GB0324516D0 (en) * 2003-10-21 2003-11-26 Ibm A low power digital adaptive termination network
US6980020B2 (en) * 2003-12-19 2005-12-27 Rambus Inc. Calibration methods and circuits for optimized on-die termination
TWI304529B (en) * 2004-01-30 2008-12-21 Realtek Semiconductor Corp Impedance control circuit and method thereof
US7508898B2 (en) 2004-02-10 2009-03-24 Bitwave Semiconductor, Inc. Programmable radio transceiver
TWI373925B (en) * 2004-02-10 2012-10-01 Tridev Res L L C Tunable resonant circuit, tunable voltage controlled oscillator circuit, tunable low noise amplifier circuit and method of tuning a resonant circuit
DE102004044422B3 (de) * 2004-09-14 2006-03-30 Infineon Technologies Ag Kalibrierungsschaltung für eine Treibersteuerschaltung und Treibersteuerschaltung
FR2878665B1 (fr) * 2004-11-30 2007-05-25 St Microelectronics Rousset Circuit amplificateur a transconductance a gain negatif
KR100621770B1 (ko) * 2004-12-14 2006-09-19 삼성전자주식회사 반도체 메모리 장치 및 그의 구동 및 테스팅 방법
US7196567B2 (en) * 2004-12-20 2007-03-27 Rambus Inc. Systems and methods for controlling termination resistance values for a plurality of communication channels
US7218155B1 (en) 2005-01-20 2007-05-15 Altera Corporation Techniques for controlling on-chip termination resistance using voltage range detection
US7221193B1 (en) 2005-01-20 2007-05-22 Altera Corporation On-chip termination with calibrated driver strength
KR100652398B1 (ko) * 2005-02-01 2006-12-01 삼성전자주식회사 출력 임피던스회로 및 이를 적용한 출력버퍼회로
EP1889134A2 (en) * 2005-06-06 2008-02-20 Atmel Corporation Output level voltage regulation
FR2886746B1 (fr) * 2005-06-06 2007-08-10 Atmel Corp Regulation du niveau de tension de sortie
US7529955B2 (en) * 2005-06-30 2009-05-05 Intel Corporation Dynamic bus parking
US20070024317A1 (en) * 2005-07-29 2007-02-01 Hansen James E Apparatus for obtaining precision integrated resistors
US7679397B1 (en) 2005-08-05 2010-03-16 Altera Corporation Techniques for precision biasing output driver for a calibrated on-chip termination circuit
DE102005039138B4 (de) * 2005-08-18 2012-07-12 Infineon Technologies Ag Mittels eines Widerstandes programmierbare und eine Referenzstromquelle aufweisende Schaltung
US7439760B2 (en) 2005-12-19 2008-10-21 Rambus Inc. Configurable on-die termination
KR100681879B1 (ko) * 2006-01-16 2007-02-15 주식회사 하이닉스반도체 온-다이 터미네이션 제어 장치
US7486104B2 (en) * 2006-06-02 2009-02-03 Rambus Inc. Integrated circuit with graduated on-die termination
US7672645B2 (en) 2006-06-15 2010-03-02 Bitwave Semiconductor, Inc. Programmable transmitter architecture for non-constant and constant envelope modulation
US7486085B2 (en) * 2006-09-13 2009-02-03 Mediatek Inc. Calibration circuit for resistance component
KR100844932B1 (ko) * 2006-09-27 2008-07-10 주식회사 하이닉스반도체 온 다이 터미네이션 회로를 갖는 반도체메모리소자
KR100866927B1 (ko) * 2006-09-27 2008-11-04 주식회사 하이닉스반도체 온 다이 터미네이션 회로 및 그의 구동방법
JP4229164B2 (ja) * 2006-10-03 2009-02-25 ソニー株式会社 閃光装置
KR100790821B1 (ko) * 2006-11-15 2008-01-03 삼성전자주식회사 반도체 메모리 장치에서의 온다이 터미네이션 회로
WO2008079911A1 (en) 2006-12-21 2008-07-03 Rambus Inc. Dynamic on-die termination of address and command signals
US20080162801A1 (en) * 2006-12-29 2008-07-03 Ripan Das Series termination for a low power memory interface
KR100861308B1 (ko) * 2007-06-29 2008-10-01 주식회사 하이닉스반도체 온 다이 터미네이션 장치
US7969181B1 (en) * 2008-02-03 2011-06-28 Freescale Semiconductor, Inc. Device and method for adjusting an impedance of an output driver of an integrated circuit
TWI393349B (zh) * 2008-12-17 2013-04-11 Ind Tech Res Inst 信號傳收裝置及系統
WO2011159465A2 (en) 2010-06-17 2011-12-22 Rambus Inc. Balanced on-die termination
US8581619B2 (en) * 2011-08-25 2013-11-12 Stmicroelectronics International N.V. Impedance calibration circuit and method
DE102014102704A1 (de) * 2014-02-28 2015-09-03 Epcos Ag Kombinierte Impedanzanpass- und HF-Filterschaltung
US9548734B1 (en) * 2015-12-26 2017-01-17 Intel Corporation Smart impedance matching for high-speed I/O
KR101948224B1 (ko) 2017-02-06 2019-02-14 광운대학교 산학협력단 이중 모드 유선 채널 송수신 드라이버
KR101995027B1 (ko) 2017-09-12 2019-07-01 광운대학교 산학협력단 정전류 소모가 없는 저전력 송신기
KR102111075B1 (ko) 2018-07-02 2020-05-14 광운대학교 산학협력단 저전력 유선 채널 송신기 및 이를 포함하는 송수신기

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0715475A (ja) * 1991-06-28 1995-01-17 At & T Corp デジタル制御回路
WO1995024089A2 (en) 1994-02-25 1995-09-08 Telefonaktiebolaget Lm Ericsson A termination network and a control circuit
JPH09130229A (ja) * 1995-09-05 1997-05-16 Motorola Inc 可変出力インピーダンスを有するバッファ回路
JPH09507736A (ja) * 1994-03-23 1997-08-05 テレフオンアクチーボラゲツト エル エム エリクソン 接続装置
JPH10502471A (ja) * 1994-04-22 1998-03-03 ユニットロード コーポレイション インピーダンスエミュレータ
US6157206A (en) * 1998-12-31 2000-12-05 Intel Corporation On-chip termination

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8403693A (nl) * 1984-12-05 1986-07-01 Philips Nv Adaptief electronisch buffersysteem.
US5023488A (en) * 1990-03-30 1991-06-11 Xerox Corporation Drivers and receivers for interfacing VLSI CMOS circuits to transmission lines
US5194765A (en) * 1991-06-28 1993-03-16 At&T Bell Laboratories Digitally controlled element sizing
US5254883A (en) * 1992-04-22 1993-10-19 Rambus, Inc. Electrical current source circuitry for a bus
GB9308168D0 (en) * 1993-04-20 1993-06-02 Madge Network Limited Impedance matching
DE4412055C1 (de) * 1994-04-07 1995-05-18 Siemens Ag CMOS-Abschlußwiderstandsschaltung
US5510727A (en) * 1994-06-27 1996-04-23 Micro Linear Corporation Optimized active SCSI termination technique
DE19533274A1 (de) * 1995-09-08 1997-03-13 Thomson Brandt Gmbh Empfängerschaltung mit konstanten Eingangswiderstand
US5926031A (en) * 1996-10-29 1999-07-20 Linfinitymicroelectronics, Inc. High speed digital bus termination

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0715475A (ja) * 1991-06-28 1995-01-17 At & T Corp デジタル制御回路
WO1995024089A2 (en) 1994-02-25 1995-09-08 Telefonaktiebolaget Lm Ericsson A termination network and a control circuit
JPH09509806A (ja) * 1994-02-25 1997-09-30 テレフオンアクチーボラゲツト エル エム エリクソン 終端回路網及び制御回路
JPH09507736A (ja) * 1994-03-23 1997-08-05 テレフオンアクチーボラゲツト エル エム エリクソン 接続装置
JPH10502471A (ja) * 1994-04-22 1998-03-03 ユニットロード コーポレイション インピーダンスエミュレータ
JPH09130229A (ja) * 1995-09-05 1997-05-16 Motorola Inc 可変出力インピーダンスを有するバッファ回路
US6157206A (en) * 1998-12-31 2000-12-05 Intel Corporation On-chip termination
EP1145429B1 (en) * 1998-12-31 2006-03-08 Intel Corporation On-chip termination

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023521862A (ja) * 2020-06-04 2023-05-25 ヴィオニア ユーエス エルエルシー 拘束制御モジュールのｅｍｃコンプライアンスを考慮したセンサ通信ディスクリート制御

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