TW538597B - Phase lock loop circuit - Google Patents

Description

538597 五、發明說明（1) 發明所屬技術領域 丁口 t發明，關於產生為了將來自電視台之影像信號（以 /、％為TV信號）或來自錄影機之影 川信號)進行數位處理而使用之時計(例如系统下時計;：相 位同步環電路（4下只記為PLL電路）。 習知技術

、在薄型、輕的顯示裝置上，使用PDP(電漿顯示面板） 或LCD，（液晶顯示）面板之顯示裝置受到注目。因這種顯示 裝置係利用數位信號之直接驅動方式，在輸人類比之合成 影像信號之情況，需要產生A/D(類比/數位）變換等數位處 理用之系統時計之PLL電路。希望這種PLL電路係更安定且 正確，而且需要上鎖範圍寬的。 習知之PLL電路如圖1所示，由比較輸入端子1〇所輸入 之基準信號REF(例如水平同步信號）和比較信號VAR後輸出 按知、相位差之二位準之相位差信號ph之相位比較器1 1、將 自該相位比較器11輸出之信號Ph變換為LPF(低通遽波 器）12、向輸出端子13輸出依據該LPF12輸出之控制電壓控 制頻率之時計之vco(電壓控制振盪器）14以及將自該vc〇1$ 輸出之時計之頻率分頻成1/N(N為整數）後作為比較信號 VAR向相位比較器11回授之環計數器1 &構成。 相位比較器11如圖2所示，由第1、第2、第 3D-FF128、130、132和控制電路134以及第1、第2、第3、 第4三態緩衝器136、138、140、142構成。 由在時計端子所輸入之基準信號REF之上升緣取入在

538597 五、發明說明（2) 資料端子輸入之Η位準雷厭,η 供給之電麼）作為^輸=立例如經由提升電阻自電源VCC _ —FFM、在時I::;)之第"正反器(以下只記為 入在資料端子輸入二之比較信賴之上升緣取 2D-FF2、輸出第jD一FF1 差作為Q2輸出記憶之第 斥或閉信Bo之互斥=輪出二第之⑽輪出之互 :ΐ ί二之輸出信號為閘控制信號χ〇而以二 ΐ ί 二位準、L位準以及Ηι -ζ(高阻抗)之三態V號 一先、轉緩衝益4、以及向第1D-FF1及第2D-FF2之备^ =子輸出將第u-m之Q1輸出和第2D_m之⑽輸重設 積信號反轉後之信號1之^〇閉5構成。 璉輯 而在基準彳5號Ref和比較信號var之相位差大（彳 比較信號VAR之相位比基準信號REF落後約4個 y列如 圖3之左側之期間T1所示般作用。即，如圖3⑷、（bI所如 =，在比較信號VAR之相位比基準信號REF落後很多時，厅 第1、第2D-FF1、2之Q1 'Q2輸出、自NAND~15向第b 2D-FF1、2之重設端子輸出之信號“、自互斥或閘3輪 閘控制信號X〇各自變成如圖3(c)、（d)、（e)、（f)所示， 自三態反轉緩衝器4輸出之相位差信號ph變成如圖3(g)所 =，只有相當於相位差之期間Td變成Η位準（相位落後狀 態），依據自LPF 1 2輸出之控制電壓（相當於η位準期間只持 續Td之電壓）令自VC014輸出之時計之頻率增加。 在基準信號REF和比較信號VAR之相位差大而且比較传 號VAR之相位比基準信號REF超前時，自三態反轉緩衝器4° 第6頁 538597

二1=虎Ph變成只有相當於相位差之期，變成 ♦於"ί位2前狀態），依據祕12輸出之控制電壓(相 :ί / 間只持_之電墨）令自VC014輪出之時計之 頻半减少。 一又因某種原凋而遺漏基準信號REF時，藉著利用省略 ，f之電^偵測基準信號REF之遺漏後，令產生遺漏補償 信號’該遺漏補償信號經由輸入端子丨〇輸入相位比較器 使^在輸入相位比較器11之*準信號REF*比較信號 VAR之間不會發生大的相位差。

可疋，在圖1所示之習知例，因在基準信號REF遺漏時 、自，^端子1 〇向相位比較器丨丨輸入遺漏補償信號而補償基 準信號REF之遺漏，就向vc〇14供給相當於自發生基準信號 REF之遺漏至附加遺漏補償信號為止之相位差。因而，在b 使用了具有很寬之頻率可調區域之VC014之情況，有難供 給安定之時計之問題點。

在基準信號REF和比較信號VAR之相位差為〇之附近 時’由於信號傳送延遲等而在相位資料Q1、Q2和三態反轉 緩2器4之閘控制信號X〇之間發生時間偏差時，有無法自 二癌反轉緩衝器4之輸出側得到相當於正確之相位差之相 位差信號Ph之問題點。 又’相位差太小時也有三態反轉緩衝器4不響應之問 題點 。 例如’如圖3 (a)、（ b)之右側之期間T2所示，比較信 號VAR之相位比基準信號REF稍微落後時，自互斥或閘3向

第7頁 538597 五、發明說明（4) 三態反轉缓衝器4之閘輸出之閘控制信號χ〇 位準期間切 如圖3(f)所示，變成微小之期間。因而，由於信號傳送延 遲等在相位資料Q1、Q2和閘控制信號χ〇之間發生時間偏差 而在將三態反轉缓衝器4設為活化狀態之Η位準期間内相 位資料Q1、Q2未穴圖3(c)、（d)之右側所示變化之情況， 自三態反轉緩衝器4輸出之相位差信號ph變成一直位於如 圖3(g)所示之Hi-Z，有無法得到按照相位差之相位'

Ph之問題點。 1口處

因而，如圖4所示，在相位差〇之附近無 位是之控制電壓，發生跳動’使用具有很寬之頻 目 域之VC014時，有難供給安定之時計之問題點。、調°° 本發明係鑑於上述問題點而想出來的，其目的在於 供一種PLL·電路，在使用了具有很寬之頻率可 、 VC01 4之情況，也可供給安定之時計。、 μ - 3 即’其目的在於提供一種PLL電路，蕤荃 遺漏時也進行適當之遺漏補償，在 3在^準信號 可調區域之VC014之情況，也可供給安定了之;有十很見之頻率 和比：信供一 τ，’“在基準信號 % ;，出按照相位差之正確之相位=自=== 計1之頻率可調區域之VC014之情況，也可供給安^ 發明之概要 本發明之PLL電路係具有比較基準信號和 比較信號後

第8頁 538597 五、發明說明（5) 輸出按照相位差 比較器輪出之信 環濾波器輸出之 以及將自該電壓 1/N(N為整數）後 數器；其中設置 信號之預測窗電 號之遺漏後輸出 以將比較信號和 號之遺漏補償電 在基準信號 號輸出時偵測該 修正信號及比較 修正信號，而相 號之相位差之信 位差之信號。 之k號之相位比較器、 號之控制電壓之产冰 序』出按知、自该相位 控制電壓之頻率之态、輸出按照自該 控制振盪器輪出之日ΓI之電壓控制振盪器 作A + 0 γ Τ什之頻率分頻成 2為比較#旒向該相位 輪出預測該基準信號夕政罕又口扠之％叶 路；5力兮箱、目丨办 之I生位置之預測窗 格及在戎預測窗作缺仏 ^ 用U Τ β Ϊ虎輪出時偵測該基準信 用以修正该遺漏用之笙 兮铪1炊X户上第1修正信號而且用 δ亥弟1修正4吕號之相a辛 ^ <相位是抵銷之第2修正信 路0

遺漏時’遺漏補償電路偵測在預測窗信號 基準仏號之遺漏後輸出遺漏修正用之第1 信號和第1修正信號之相位差抵銷用之第2 位比較器輸出按照比較信號和第1修正信 號及按照第1修正信號和第2修正信號之相 因而，供給VCO之控制電壓因基準信號之遺漏而受到 擾IL ’也用依照第1修正#號和第2修正信號之相位差信號 供給V C 0之控制電壓和該擾亂相抵銷。因此，在基準信號 之遺漏時也可進行適當之遺漏補償，在使用了具有很寬之 頻率可調區域之V C 01 4之情況，也可供給安定之時計。 又，本發明之PLL電路，遺漏補償電路主要由依照預 測窗信號和比較信號量測基準信號之遺漏期間之遺漏期間 量測部和依照該預測窗信號和該基準信號以及該遺漏期間

第9頁 538597 五、發明說明（6) 量測部之量測值輸出第1、第2佟下户站 ^ 禾1弟Z修正&號之修正信號產生部 構成，相位比較器由以該基準信號為時計端子輸人並w 位準電壓為貢㈣子輸入之第i D正反器、以該比較信號 為時計端子輸入並以Η位準電壓為資料端子輸入之第2 〇正 反器、、輸入該弟J D正反器之q輸出而輸 之第1三態緩衝器、輸入該第2 D正沒哭々η认山 ^ 上 ， ^ ^ 币乙^正反益之Q輸出而輸出第2 相位差信號之弟2二態緩衝器以及依照

輸…轉信號將該第卜第2三態緩衝器控制成；二 而且依H亥第1 D正反态之Q輸出之反轉信號和該第2 D ^反器之Q輸出之邏輯積信號之反轉信號將該 悲緩衝器控制成不活化狀態之控制電路構成， 器利用該第1修正信號重設，第2 De亚 正反 信號設定。 弟"正反器利用該第2修正 造。利用运種構造可簡化遺漏補償電路及相位比較器之構 又’本發明之P L L電路’在遺漏如曰 計數器，用該增減計數器計數自時气曰里測部没置增減 而且藉著依照比較信號增加計妻十；生電路輸出之時計 數，可使基準信號遺漏時之修正誤ϊ =測窗信號減少計 又，本發明之PLL電路，修正作缺'。 計數器之計數值變成設定值這事件邛5又置將增減 〜τ丨丁鮮碼之紐 碼器之輸出信號延遲自該時計產生 馬的、々該解 時計後輸出之1個時計延遲器以及每出之時計之1個 交互選擇該解碼器之輸出信號和二:出預測窗信號時 個時計延遲器之輸出

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信號後輪出之選擇器，Μ装> αΛ 站、目丨帟广％ *、隹於错者依照該選擇器之輸出信號和該 預測以及基準信號輪出第2修正㈣，可防止在Α 準信號連績遺漏時修正誤差累積。 土 五、發明說明（7) 湯亡於士發明之Μ電路，環計數器由計數自電壓控制 振盛為輸出之气計後輸出之計數器、當該器之

和第2設定值—致時輸出—致信號之一致電路以及將令該值 一致電路之輸出延遲1個時計後之信號作為閘控制信號之 延遲電路構成，在該計數器之對資料端子輸入第丨設定 值二，令來自計數器之漣波進位端子之輸出延遲i個時計 之信號作為比較信號輸出而且作為向載入端子之輪入信 號。而在相位比較器設置以該閘控制信號為時計端子輪入 並以Η位準電壓為資料端子輪入之第31)正反器，控制電路 依照该第1 D正反器之Q輸出之反轉信號和該第31)正反器之 Q輸出之邏輯和信號將第1、第2三態緩衝器控制成活化狀 態0 藉著採用這種構造，可防止供給三態緩衝器之相位資 料之前緣發生欠缺，在基準信號和比較信號之相位差為〇 之附近也可在相位差和控制電壓之間保持良好之線性。

又，本發明之PLL電路，控制電路由將第1 D正反器之 Q輸出反轉之反相器、以該反相器之輸出信號為時計端子 輸入並以Η位準為資料端子輸入且將Q輸出作為第1、第2三 態緩衝器之閘信號之第4D正反器、將該反相器之輸出信號 和第2 D正反器之Q輸出之邏輯積信號反轉後輸出之NAND閘 以及令該NAND閘之輸出信號延遲設定時間Tdl後向該第4D

第11頁 538597 五、發明說明（8) 正反器之重設端子側輸出之第1延遲器構成。 藉著採用這種構造，可防止供給三態緩衝器之相位資 料之後緣發生變形，提高性能。

又，本發明之PLL電路，控制電路由將第1 D正反器之 Q輸出反轉之反枳器、輸出該反相器之輪出信號和第3 D正 反器之Q輸出之邏輯和信號之0R閘、以該0R閘之輸出信號 為時計端子輸入並以Η位準為資料端子輸入且將Q輸出作為 第1、第2三態缓衝器之閘信號之第4D正反器、將該反相器 之輸出信號和第2 D正反器之q輸出之邏輯積信號反轉後輸 出之N AND閘以及令該NAND閘之輸出信號延遲設定#時間Tdl 後向.該第4D正反器之重設端子側輸出之第1延遲器構成。 藉著採用這種構造’可防止供給三態緩衝器之相位資 料之後緣發生變形，提高性能。 ' 又，本發明之PLL電路，在控制電路設置令第1延遲器 之輪出信號延遲設定時間Td2後向該第1 D正反器之設定端" 子輸出而且經由AND閘向第2 D正反器之重設端子輸出之第 2延遲’藉著在該AND閘之另一方之輪入侧輪入第1修正 信號，可防止第1、第2三態緩衝器之誤動作。 又，本發明之PLL電路，在控制電路設置令ANd閘之輸 出信號延遲設定時間Td2後向該第1D正反器之設定端子及 第3D正反器之重設端子輸出而且經由第2 AND閘向第2 D正 反器之重設端子輸出之第2延遲器，藉著在該第2 AND閘之 另一方之輸入側輸入第1修正信號，可防止第1、第2三態 緩衝器之誤動作。

第12頁 538597 五、發明說明（9) 又，本發明之PU電路， 一 分環濾波器構成環遽波器，用/、有運异放大器之完全積 側輸入第1相位差信號及第2相：之-方之輸入 出侧向VCO輸出控制電壓。：基:電壓之分壓電壓，自輸 位差信號都是Η位準或L位昉田1相位差k號和第2相 令振盪頻率減少或增加之1二二堅控制振盪器輪出用以 第2相位差信號之—方為H ^進、壓，在第1相位差信號和 高阻抗時向電塵控制#、仏而另一方為L位準或是都是 制電壓。 制振邊益輸出用以令保持振盪頻率之控

藉著採用這種槿袢，i人丄 壓之加運算和減運ί:電；：2算放大器之來自中間電 落後之引Α# # 位準元全平衡，使得來自相位 :入曰應和來自相位超前之引入響應相同。 B# # > M w μ 中U又置產生比該比較信號之相超前1個 和；私1控制信號之閘控制信號產生電路，在相位比較器 II ^按照該基準信號和該比較信號之相位差之三態信 ^ 且依據該閘控制信號控制成活化狀態之三態缓衝器。 因而，由於信號傳送延遲等在相位資料和三態緩衝器 =閑控制信號之間發生時間偏差，也可防止供給三態緩衝 器之相位資料之前緣發生欠缺，在相位差為〇之附近也可 在2位差和控制電壓之間保持良好之線性，在使用了具有 很見之頻率可調區域之VCO之情況，也可供給安定之時 計0

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五、發明說明（10) 本發明之似電路，相位比較器由以 為時計端子輸入並以L位準電壓為眘 早彳°號 Μ立早电&馮貝枓端子輸入之第1D正

反益、U該比較信號為時計端子輸入並以 :端子輸入之第2D正反器、以該問控制信號為時言;：； 輸^亚以Η位準電壓為資料端子輸入之第⑽正反器、輸入 該第1 一反器之Q輸出而輸出第1相位差信號（三態信號） 之第1二悲緩衝斋、輪入該第2 d正反器之q輸出而輸出第2 相位差信號（三態信號）之第2三態緩衝器以及依照該第i D t反器之Q輸出之反轉信號和該第3 D正反器之q輸出之邏 輯和信號將第1、第2三態缓衝器控制成活化狀態％而且依 照該‘第1 D正反器之q輸出之反轉信號和該第2D正反器之q 輪出之邏輯積信號之反轉信號將第1、第2三態緩衝器控制 成不活化狀態之控制電路構成。 藉著採用這種構造可簡化相位比較器之構造。 又，本發明之PLL電路，控制電路由將第1 D正反器之 Q輪出反轉之反相器、輸出該反相之輸出#號和第3 D正 反器之Q輸出之邏輯和信號之OR閘、以該or閘之輸出信號 為時計端子輸入並以Η位準為資料端子輸入且將Q輸出作為 第1、第2三態緩衝器之閘控制信號之第4 D正反器、將該反 相器之輸出信號和第2 D正反器之Q輸出之邏輯積信號反轉4 後輪出之NAND閘以及令該NAND閘之輸出信號延遲設定時間 tl後向該第4D正反器之重設端子輸出之第1延遲器構成。 藉著採用這種構造，可防止供給三態缓衝器之相位資 料之後緣發生變形，提高性能。

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% + a ^ t月之PLL電路，藉著在控制電路設置令第1延 ^ ^ ^仏破延遲設定時間12後向該第1 D正反器之設定 编^出而f；向第2及第3 D正反器之重設端子輸出之第2 ，τΓ·ρ"° ,第1 、第2三態緩衝器設為不活化狀態後設定第 〆此_反為、重取第2及第3D正反器，可防止第1、第2三態 緩衝為之誤動作。

、班=、，亡發明之PLL電路，用具有運算放大器之完全積 二思ί态構成環濾波器，在該運算放大器之一方之輸入 ^二入第1相位差信號及第2相位差信號，在另一方之輸入 2雨入Η位準基準電壓和乙位準基準電壓之分壓電#壓，自輸 向vco輸出控制電壓。而，當第1相位差信號和第2相 信號都是Η位準或L位準時向電壓控制振盪器輸出用以 :X盈頻率減少或增加之控制電壓，在第工相位差信號和 古相立差信號之一方為Η位準而另一方為L位準或是都是 =阻抗時向電壓控制振盪器輸出用以令保持振盪頻率之控 藉著採用這種構造，可令在運算放大器之來自中間電 ί =加運异和減運算之電壓位準完全平衡，使得來自相位 洛^之引入響應和來自相位超前之引入響應相同。 士 ▲又，本發明之PLL電路，環振盪器由計數自vc〇輸出之 %计之计數器、當該計數器之計數值和設定值N 一致時輸 出將該時計之頻率分頻為1/N之比較信號而且向該計數器 =重設端子輸出該比較信號之第i 一致電路以及當該計^ 為之汁數值和設定值（N - 1 ) 一致時輸出將該時計之頻率分 538597

五、發明說明（12) 頻為1 /N之閘控制信號之第2 —致電路構成。 藉著採用這種構造，令在該環計數器内包含間控制信 號產生電路，可簡化電路構造。 圖式簡單說明 圖1係表示習知例之PLL電路之方塊圖。 圖2係表示圖1中之相位比較器丨丨之方塊圖。 圖3係說明圖1及圖2之作用之時序圖。 圖4係表示在圖1之基準信號REF和比較信號VAR之相位 差與自LPF供給VCO之控制電壓之間之關係之特性圖。 圖5係表示本發明之PLL電路之實施例！之方塊圖。 ‘圖6係表示圖5中之完全積分環濾波器2丨之電路圖。 圖7係表示圖5中之環計數器22之說明圖，（A)传 圖，（B)係說明（A)之作用之時序圖。 ’、方塊 圖8係表示圖5中之預測窗電路2 3之方塊圖。 圖9係表示圖5中之遺漏補償電路24之方塊圖。 圖10係表示圖5中之相位比較器2〇之方塊圖。 圖11係表示說明圖8中之預測窗電路23之作用> # 圖。 < 4'序 、 圖12係說明在基準信號REF未遺漏之情況（即，Hd 遺漏之情況）之本發明之作用之時序圖。 未 圖13係說明在基準信號REF遺漏之情況（即，Η])χ 4、、 之情況）之本發明之作用之時序圖。 項；属 圖14係說明在基準信號REF連續遺漏之情況（即，

連續遺漏之情況）之本發明之作用之時序圖。 X 538597 、發明說明（13) 圖15係表示本發明之pLL電路之實施例2之方塊圖。 圖1 6係表示圖1 5中之相位比較器丨2 2之方塊圖。 圖1 7係表示圖1 5中之環計數器1 2 6之說明圖，（A)係方 塊圖’（B)係說明（A)之作用之時序圖。 圖18係說明> 在圖15及圖16基準信號REF和比較信號VAR 之相位差大時之作用之時序圖。 圖1 9係說明在圖丨5及圖丨6基準信號REF和比較信號VAR 之相位差小時（〇附近時）之作用之時序圖。 ，圖20係表示在圖15之基準信號REF和比較信號VAR之相

立差與自完全積分環濾波器21供給vc〇14之控制電壓之間 之關‘係之特性圖。 發明之實施例 以下為了洋細說明本發明，依照附加之圖面說明之。 圖5係表示本發明之PLL電路之實施例！的，在圖5，和 圖1 、2相同之部分賦與相同之符號。 f圖5 \20係相位比較器，21係完全積分環濾波器， 係％计數’ 23係預測窗電路，24係遺漏補償電路，25 係時計產生電路，26係反相器。 該時計產生電路2 5由水晶振盪器等構成，輸出固定頻 率（例如28· 63MHz)時計FCLK(以下只記為FCLK)。 該反相器26向相位比較器20出將輸入端子1〇a所輸入 =水平同步信號HDX(以下只記為HDX)反轉後之基準信號 KEF(以下只記為REF)。 该兀全積分環濾波器2 1如圖6所示，由運算放大器3 〇

538597 五、發明說明（14) * 和電阻R1〜R5以及電容器ci〜C3構成，自該相位比較器2〇輸-出之第1相位差信號Phi(以下只記為phl)、第2相位差信號 Ph2(以下只記為Ph2)經由電阻以、R2輸入該運算放大器3〇 之一侧’將自該相位比較器2〇輸出之基準電壓心、Lr經電 阻Rj 、R4分壓後i經電容器C3平滑化之分壓電壓輸入運算放 大态30之+側，该運异放大器3〇之輸出經電阻“及電容器 Cl、C2向一側輸入回授，自輸出側向vc〇H輸出控制電壓 Ec。即’在phi和Ph2都是Η位準或l位準時，向VC014輸出 用以々日守计之振盪頻率減少或增加之控制電壓Ec ;在 和Ph2之一方係Η位準而另一方係[位準時，或在都是高阻儀 抗Hi，Z(以下只記為Hi-Ζ)時向vc〇14輸出用以令保持頻率 之控制電壓Ec。 ^ 該裱計數器22如圖7所示，由將自設定值N減去「2」 後反轉之值（第1設定值）作為對〇端子之輸入並計數自該 VC014輸出之時計CLK(以下只記為CL]〇之計數器31、當該 計數器31之計數值HCNT(以下只記為HCNT)和設定值 「FF Eh」（第2設定值）一致時輸出一致信號之一致電路 32、令該一致電路32之一致輸出延遲1個以](後輸出閘控制 信號VARB(以下只記為VARB)之!）正反器（以下只記為 D-FF)33以及將令來自該計數器31之漣波進位端子“之輸 出延遲1個CLK作為比較信號VAR(以下只記為VAR)輸出而且 向該計數器31之載入端子LD輸出之D-FF34構成。 該預測窗電路2 3如圖8所示，以加法器3 5、3 6、一致 電路37、D正反器（以下只記為d — ff)38、39以及計數器4〇

第18頁 538597 五、發明説明（15) 為主體構成。 一方之加法器35將所設定之偵測窗寬dw(例如以丨6進 位表示之08h)2倍後反轉之值（例如EFh)和設定值FEh以及 進位輸入CI之總和S(例如EEh)向該計數器40之資料端子D 輸出。另一方之,加法器3 6將偵測窗寬DW反轉後之值（例如 FF7h )和設定值FFCh以及進位輸入c I之總和s(例如FF4h)向 該一致電路37之一方之輸入側輸出。 該一致電路37當該環計數器22之HCNT和加法器36之總 和S(例如FF4h) —致時輸出一致信號Eq，該D-FF38在CLK之

上升緣閂鎖一致信號EQ，作為q輸出。 · &該計數器40將該D-FF38之Q輸出反轉後之信號作為載 ^ 1子LD之輸入，在向該載入端子LD之輸入位準變成[位 I時^CLK之上升緣取入資料（往端子β之輸入資料），在計 f變成FFh時自漣波進位端子Rc輸出η位準信號。自該漣 位端子R<：輸出Η位準之信號時，經由L位準信號經由 抓閉41輸入該計數器4〇之允許端子ΕΝρ，將該計數器4〇 °又馬不動作狀態。 子RC 叮39在CU之上升緣閃鎖自該計數器40之進位端

輸出Γ出之^號，作為預測窗信號Hw 1 N (以下只記為HW 1 N) 和修=漏補償電路2 4如圖9所示，由遺漏期間量測部5 0 °说產生部51以及相位比較期間信號產生部52構 ^遺漏期間x測部50主要由D-FF53、54以及增減計數

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$ 5 5構成。 ^該D_FF53在時計端子所輸入之VAR之上升緣取入輸入 貧料端子之Η位準電壓（例如自Vcc電源經由提升電阻供給 之電塵），作為Q輸出記憶，該D — F F 5 4在自該時計產生電路 25輸出之FCLK之，上升緣取入該(3輸出，作為Q輸出記憶。在 後述之信號①為L位準時重設該D_FF53、54。 該增減計數器55在該D-FF54之Q輸出為H/L位準時作為 U/D(Up/Down)計數器動作，輸出Fcu之計數值以。在增加 計數之計數值QC變成!^吓時自進位端子TCN輸出之信號變 成位準，此信號經由反相器56向允許端子ENp回，授後，自 動停‘止。又，在減少計數之計數值以變成〇〇 〇h時自進位端 子TCN輸出之信號變成l位準，此信號經由反相器56向允 端子ENP回授後，自動停止。 曰、該修正信號產生部51由自圖9之構造除去該遺漏期間 量測部50及相位比較期間信號產生部52之構成部分構成， 主要由D-FF6卜70、解碼器71、選擇器72以及^〇閘73、 74構咸。 該D-FF61在FCLK之上升緣取入HWIN，作為Q輸出記 憶，該D-FF62在FCLK之上升緣取入將該D —吓61之9輸出反 轉後之信號，作為Q輸出（圖中信號①）記憶。 該D-FF63依據將HDX反轉後之信號取入η位準電壓，作 為Q輸出記憶，該D-FF64依據該D-FF63之Q輸出取入Η位準 電壓，作為Q輸出（圖中信號②）記憶。在信號②為L位準時

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位準且信號①L位 五、發明說明（17) 重設 準時 該D-FF63，在該D-FF61之Q輪出為[ 重設該D-FF64。 解碼器71在該增減計數器55之計數綠變成 ih(以下只記為〇lh)時輸出解碼信號（圖中信號③ 該D-FF65係J個時計延遲器之一例，在fcI/之° f入該解碼器之解碼信號，作為q輸出（圖中信號④）記 饫，該D-FF66記憶在信號①之各上升緣反轉為η、l位準之 Q輸出（圖中選擇信號⑤）。 該選擇器7 2按照選擇信號⑤之η、l位準選擇作赛④、

Θ ，作為Υ信號輸出。 /八 ^ ‘該NAND閘73輸出將Υ信號和信號①之反轉信號以及信 戒②之反轉信號之邏輯積信號反轉後之.信號，該NAND閘Μ 輪出蔣該D-FF61之Q輸出和信號①以及信號②之反轉信號之 邏輯積信號反轉後之信號。 該D-FF6 7在CLK之上升緣取入該NAND閘73之輸出信 5虎’作為Q輸出記憶，該q輸出成為第2修正信號du_y VARX (以下只記為d· VARX)。

該D-FF6 8在FCLK之上升緣取入該D-FF67之Q輸出向該 D — FF 69之重設端子輸自己之Q輸出。該D-FF69在信號①之 反轉信號之上升緣取入信號②之反轉信號，作為Q輸出記 憶，該Q輪出成為第3修正信號dummy GENB(以下只記為 d· GENB)。 該D-FF70在CLK之上升緣取入該NAND閘74之輸出信

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二作 成為第1修正信號― 該相位比較期間信號產生部52由⑽閘構成，將該 D - F F 6 9之Q輸出和信號①之邏輯和信號作為相位比較 # ^GENB(以下只記為GENB)輸出。 該相位比較器20如圖1 〇所示，由第j、第2、第 3D-FF81、82、83、控制電路84、第}、第2、第3、第4 二 態緩衝器85、86、87、88以及AND閘89構成。 一

該第1D-FF8 1在時計端子所輸入之REF之上升緣取入 資料端子輸入之L位準電壓（例如接地電壓），作為Qi 記憶‘。該第2D-FF82在時計端子所輸入之VAR之上升緣取 在資料端子輸入之Η位準電壓，作為⑽輸出記憶。該第 3D-F F 83在時計端子所輸入之VARB之上升緣取入在資料端 子輸入之Η位準電壓，作為q3輸出記憶。

該控制電路84由將該第i D — FF8 j之〇1輸出反轉後輸出 之反相器90、輸出該反相器9〇之輸出和⑽輸出之邏輯和信 號Or之0R閘91、輸出將反相器9〇之輸出和⑽輸出之邏輯^ 信號反轉後之信號Na之NAND閘92、令信號Na只延遲時間、 Tdl後輸出之第1延遲器93、輸出該第！延遲器93之輸出信 號和d· GENB之邏輯和信號之0R閘94、輸出該〇R閘94之輸出 信號和GENB之邏輯積信號之AND閘95、令該AN])閘95之輸出 信號只延遲時間Td2後輸出之第2延遲器96以及在自該〇R閘 91輸出之信號〇r之上升緣取入在資料端子輸入之η位準電

壓，作為Q4輸出記憶之第4D-FF97構成。 々 該第2延遲器96之輸出側和該第1D-FF81之設定端子及 第3D FF83之重设端子連接，而且經由該ΑΝΙ^〗89和該第 2D-FF82之重設端子連接，在該AND閘89之另一方之輸入側 輸入c^.RJFX，在> 該第2D-FF82之設定端子輸入dVARX。 總和S=FF4h(FF4h係10進位數表示之4084，相當於N-12)

第23頁 538597 五、發明說明（19) -亥第1、第2二悲緩衝器8 5、8 6將該第1、第2 D - F F 8 1、 82之Ql、Q2輪出作為輸入信號，將該第4D_FF97之以輸出 作為閘控制信號，輸出Η、L位準和Hi__z之三態之第i、第2 相位差信號Phi、Ph2。即，在閘信號為H位準時phl、ph2 變成按照輸入信號之Η、L位準之H、L位準，在閘<信號為L 位準‘時Phi、Ph2變成Hi-Z。 一 &向該第3三態緩衝器8 7之輸入側供給η位準電壓，該第 4二態緩衝器88之輸入側接地，向該第3、第4三態緩衝器 87、88之閘供給η位準電壓，自該第3、第4三態緩衝器 8 7、8 8之輸出側向該完全積分環濾波器2丨輸出Η位準基準 電壓Hr、L位準基準電壓Lr。 其作併用圖11〜圖1 4說明該實施例1之作用。 A ·首先’併用圖8及圖11說明預測窗電路2 3輸出jjw I n 之作用。此HWI N係預測REF之發生位置之信號。 (I )為了便於說明，將偵測窗寬DW設為〇8h，將環計 數器22之分頻數N設為800，設自VC014輸出之CLK、環計數 裔22之HCNT、自環計數器22輸出之VAR係圖11 ( a)、（b)、 (c)時’一致電路37如圖n(d)所示，當“町和加法器％之

538597 五、發曰月說明（20) 一致時輸出一致信號EQ。 (Π)自一致電路37輸出一致信號印時，因在一 37之後段有令延遲丨個以}^之D_FF38，在阢”變 FF6h (FF6h相當於N — 10)之時刻計數器4〇變成動 ^位端子RC之輸,出變成L位準，而且載入端子^變成l^， f ’取人加法器35之總和S(例如EEh) '然後，

=計=，當計數值變成FFh時，進位端子I輸出變。成二 ί卷J计數益4〇設為不動作狀態。因而，計數器40之計數 = =11匕)Γ，自計數器4°之進位端子RC輸出之 4口虎餐：成如圖11(f)所示。 · (m)D-FF39在CLK之上升緣取入自計數器4〇之進位端 子RC輜出之信號，因作為〇輸出（HWIN)記憶，自 ^23輪出之HWIN如圖11(g)所示，變成將var之前^虹^和 後7個CLK之共1 7個CLK作為預測窗之信號。 B :其次，併用圖9、丨〇及圖丨2說明未遺漏水平同步信 號HDX之正常情況之作用。 (Π為了便於說明，如圖12(c)、（d)所示，設HDX反 轉後之REF和VAR之相位同步、〇ΙΝ係圖12(a)所示之信號 %，自D-FF62之Q端子輸出之信號①如圖12(b)所示，變成 HWIN反轉後令延遲2個FCLK之信號。ref和VAR之相位同步 時，若信號①tl在時變為H位準，在經過約17個以〖後之t3 時變為L位準。 、（Π)在圖9之遺漏補償電路24，因D —FF63依據ref取入 Η位準電壓，作為Q輸出記憶，d — ff64依據d_ff6i之Q輸出

538597 五、發明說明⑵） 重二，而且依據D-FF61之Q輸出取入η位準電壓後作為卩輸 出汜U，自D-FF6 4之Q端子輸出之信號②變成如圖12(f)所 :，即，信號②在比tl時刻早丨個？(：1^之時刻變為L位準， 在12時刻變為η位準。 士 （ 110增減計，數器55在增加計數中計數值Qc變成吓吓 ΤΒ=’#Λ在減/計數中計數值Qc變成000h時，自進位端子 雨之^唬變為L位準，向允許端子ENP回授後自動停 ^在其他時刻，自進位端子TCN輸出之信號為η位準，變 L 12/ @取入資料端子之輸入，在起始狀態之計數 二： 圖12以0表示，以Τ -樣）。因㈣53依據 入位準電壓，作為Q輸出記憶，D-pF54在“^之上

乂取，D;FF53之輸出，向增減計數器55之U/D端子輸出Q 咸計，器55如圖12(g)所示，在VAR上升之t2時刻 $ι二:二丨時刻變成允許狀態，自下一FCLK開始計數， 到h 5虎①變為L位準為止增加計數。 ”3 ^ 3 ^刻信號①變為L位準時（相當於增減計數器 nT 變為8之時刻），重設D —FF53、54， r . ^剧出變為1^立準，將增減計數器55設為減少計數 = 綠如圖12(g)所示變化，計數值以變 為00 Oh 自進位端子TCN輸出之信號變為L位準後，自動 停止 。 (V)解碼器71將增減計數器55之 Olh(在圖12(g)表示y X ^ ^ t霎彳數值Q之 1」）解碼’輪出圖12(h)所示之信號 538597

③ ④ D-FF65輸出令圖〗2 (丨）所示信號③延遲2個％^之信號 丄因D-FF66將在信號①之各上升緣反轉之。輸出作 擇信號⑤，向選擇器72輸出，如在圖12(彳）以實線所示，、 信號③為L位準時，選擇器72選擇信號③，作為γ信號輸 出，如在圖12(j)以二點鏈線所示，在信號⑤為Η二， 選擇器72選擇信號④，作為γ信號輸出。 (VI)因只當Y #號為Η位準（信號④輸出時）、俨號①及 信號②之反轉信號為Η位準時，“〇閘73之輪出側變’成匕位 準’在其他時刻變成Η位準，d· VARX如圖1 2( 1 )所'示，持續 又，因只當令HWIN延遲1個FCLK之信號為η位準、信號 ① 為Η位準以及信號②之反轉信號為η位準時-〇閘74^輪^ 出偵J才變成L位準，在其他時刻變成Η位準，d· REFX如圖 1 2 ( k )所示，持續η位準。 又，因D-FF69在化號①之反轉信號之上升緣取入信號 ② 之反轉信號，作為Q輸出記憶，而且在D_FF68之Q輸出變 成L·位準時重設，d· GENB如圖I2(m)所示，持續η位準。 又’相位比較期間信號產生部52將d· GENB和信號①之 邏輯和信號作為GENB輸出。 (VH)在圖1 〇之相位比較器2 〇，第1、第2、第 3D-FF81、82、83在REF、VAR、VARB之上升緣取入資料端 子之位準，作為Qi、Q2、q3輸出記憶，自Q1輸出變為[位

第26頁 538597 五、發明言兒明（23) — 準見Q2輪出變為η位準時開始經過第1、第2延遲器93 之延遲時間（Tdl+ Td2)後重設，回到起始狀態。 次又，第4D-FF97在經過了OR閘91之Q3輸出之上升緣取 入1料端子之Η位準電壓，作為Q4輸出記憶，而且自Q1 出變為L位準且⑽輸出變為H位準之t2時刻開始經過延則 間Td 1後重設，回到起始狀態。 守 為Η付因t第1、第2三態緩衝器85、⑽在第4D 一 FF97《Q4輪出 為位準之期間變成活化狀態，在L位準

成_ L位準，在不活化狀態因輸出變成H丨—z，·自 第^三態緩衝器85、86輸出之phl、ph2變成如圖12(〇)、、 (P)所不。即，將閘控制信號（Q4輸出） 期也習知例之t2時刻提早約^CLK，防止成】=開始時 而，可防止第丄後緣變形。因 示 < —悲緩衝i§85、86誤動作。 (W)完全積分環濾波器21依照 pm、m，輸出按照REF和VAR之相位差匕輸出之 如圖12(c)、⑷所示，在無相，電昼。即， 示，因m、Ph2都不會變成11位準或[位ΰ12(〇Ί)所 示，向_持續輸出(保持狀態。用以保丰如圖2(q)所 制電壓Eco。 1干符振盧頻率之控 此，，用完全積分環據波器 積分環滤波器21具有運算放大_，tdi完全 之输入信號，將II位準基準φ汽 及Ph2作為—方 早基丰電壓Hr和L位準基準電壓^之分

538597 五、發明說明（24) 壓電壓作為另一方之輪入 制電屢，因在Phi和外2都變^位1 =側向VC(M4輸出控 出用以令振盪頻率減少或增加之或^準時=㈤4輸 之一方變成Η位準、另一方辫士τ v 電[，而在Phi和Ph2 VC〇14輸出用以令保持振盈；率之立控準或都變成⑽ 放大器30之來自中間電壓之電&，可令在運算 全平衡，使得來自柏朽^ a 運#和減運算之電壓位準完 丁爾 付木目相位洛後之引入塑虛$ +人 引入響應相同。 曰應和來自相位超前之

C :其次，併用圖9、i 〇及圖j 3說 號HDX之情況（即遺漏了_之情況）作用通属了水;^步# (I)為了便於說明，假設由於HDX之遺 步之REF如在圖13(C)以二點鏈線所示般遺漏'。又，自" D-FF62之Q端子輸出之信號①如圖13(b)所示，因係隨反 轉後令延遲2個FCLK之信號，若在tl時變為H位準，在經過 約1 7個CLK後之t3時變為L位準。 (Π)在圖9之遺漏補償電路24，D-FF64依據D-FF61之Q 輸出重設，由於REF之遺漏，因D —FF63之時計端子不會變 成Η位準，自D-FF6 4之Q端子輸出之信號②在比tl時刻早i 個F C L K之時刻變為L位準，以後持續之。 (I)因D-FF53在VAR之上升緣取入Η位準電壓，作為q 輸出記憶，D-FF5 4在FCLK之上升緣取入D-FF53之輸出，向 增減計數器55之U/D端子輸出Q輸出，增減計數器55如圖 1 3(g )所示，在VAR上升之t2時刻正後出現之FCLK之時刻變

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到信號①變為L位準 五、發明說明（25) 成允許狀態，自 為止增加計數。 下一FCLK開始計數 (IV) 在t3時刻信號①變為l位準眭 一樣，增減歧器55變成減少計和 進位端子TCN輸出之信號變為L位準後，自動停止」。才 (V) 和上述B之（V) —檨，鲑口〜i Τ ^ ^ 像解碼裔71輸出圖13(h)所示 之h嘁③，D-FF65輸出圖13(i)所示之信號④。

又廷擇為7 2按照選擇信號⑤之Η、L·位準，選擇信韻 ④、③’作為Υ信號輸出。 · 、（VI)因只當令HWIN延遲^@FCLK之信號為Η位準、信號 =為Η位準以及信號②之反轉信號為η位準時—㈣閘w之輸 側才I:成L位準，在其他時刻變成η位準，& rEFX如圖 i、3(k )所不，在t3時刻出現。該d· REFX在t3時刻變為L·位 準’自W時刻經過1個FCLK後回到Η位準。 又’因只當Υ信號為Η位準（信號④輸出時）、信號①及

信號②之反轉信號為Η位準時，NAND閘73之輸出側變成L位 準’在其他時刻變成Η位準，d· VARX如圖13( 1)所示，在t4 時刻出現。該d· VARX在自信號①出現時開始經過了 1個 FCLK之t4時刻變為l位準，自t4時刻經過1個FCLK後回到Η 位準 。 又’因D-FF69在信號①之反轉信號之上升緣取入信號

第29頁 538597 五、發曰月說明（26) 〇t反轉#號’作為Q輸出記憶，而且在D_FF68之Q輸出變 成L/立準時重設，d· GENB如圖13(m)所示，在t3時刻變為H 位準’在自t4時刻開始經過了 }個代^之t5時刻回到[位 準。即，輸出許可期間為由t3時刻至t5時刻為止之期間， 比無遺漏之B之精況（圖8之情況）延長。 (VH)在圖10之相位比較器2〇，第1、第21) —F]m、82依 據d· REFX、d· VARX之出現（變成L位準時）重設、設定，回 到起t始狀態。 一又，第4D-FF97在經過了 〇R閘91之卯輸出之上升緣取 入為料鳊子之Η位準電壓，作為Q4輸出記憶，而'且自t4時· 刻閑始經過Tdl後重設，回到起始狀態。即，第4D —FF97在 第1D-FF81之Q1輸出係L位準而且自第2D_FF82之⑽輸出因 d· VARX之出現而變為H位準之t4時刻開始經過延遲時間 後重設，回到起始狀態。 和上述B之（w) —樣，自第1、第2三態緩衝器85、86 輸出之Phi、Ph2變成如圖13(〇)、（p)所示。即，在自t2時 刻至t3時刻為止之期間Ta，Phl、ph2都變成η位準，在自守 t3時刻至t4時刻為止之期間Tb，Phl、Ph2都變成L位準。 又’將閘控制信號（Q4輸出）變成Η位準之開始時期比 習知例之t2時刻提早約U@CLK，而且令終了時期只延遲延觸_ 遲日夺間Td 1，可防止誤動作，這和上述b之情況一樣。 (Μ )元全積分j辰滤波器21依照自相位比幸交器2 〇輸出之 Phi 、Ph2，輸出按照REF和VAR之相位差之控制電壓。即， 538597 五、發明說明（27) 如圖13 (ο)、（p)所示，在Phi、Ph2都是Η位準之期間Ta向 VC01 4輸出用以令振盪頻率減少之控制電壓Ec，而Phi、 Ph2都是L位準之期間Tb，向VC014輸出用以令振盪頻率增 加之L控制電壓Ec。

期間T a、T b和增減計數器5 5之計數值Q c相依，因該增 減言十數器55不是計數來自遺漏時處於不安定狀態之4 之CLK ’而是計數自時計產生電路25輸出之安定之fXLK， 可使付期間T a和期間T b變成大致同一期間。因而，利用用 以補彳Μ H D X之遺漏之d · R E F X所附加之控制電壓e c之減少量 和矛*1用d· VARX所附加之控制電壓Ec之增加量相抵銷，在 HDX遠漏時也可進行適當之遺漏補償，在使用了具有很寬 之頻率可調區域之VC014，自VC014之輸出側也可供給安定 之CLK。 又，在完全積分環濾波器21，可令在運算放大器3〇之 來自中間電壓之加運算和減運算之電壓位準完全平衡，使 得來自相位落後之引入響應和來自相位超前之引入響應相 同，這也和上述B之情況一樣。 D :其次，併用圖9、1 0、1 3及圖1 4說明連續遺漏了水 平同步信號HDX之情況（即連續遺漏了REF之情況）作用。 因一般VAR(VAR和CLK相位同步）和FCLK之相位不一 致，為了便於說明，如圖14(c)所示，將VAR*FCLK之相位 差設為a (1個FCLK以下之時間）。 在上述C之（ΥΠΟ，如圖13(0)、（ρ)所示，說明了phl、 P h 2都變成Η位準之期間T a和都變成L位準之期間T b大致相

538597 五、發明說明（28) 等’但是在VAR和FCLK之相位不一致之情況，變成Ta^

Tb °即，在遺漏補償電路24，在無選擇器72而使得信號④ 輸入NAND閘73之情況，期間Tb如圖13(g)、（m)所示，變成 9個FCLK之期間（以下只記為Tb(9))，而在信號③輸入NAND 閘73之情況，期間Tb變成8個FCLK之期間（以下只記為 Tb(8 ))。而，期間Ta如圖13(g)、（m)所示，因變成8個 FCLK之期間加上α之期間，Tb(8) <Ta <Tb(9)。 (I )為了便於說明’設H D X連績遺漏η (例如η = 4 )次， 和邊連續η次之遺漏時之H W I N對應之信號①之Η位準期間如 圖1 4 (b)所示，係tl時刻〜t4時刻、t6時刻〜t9時'刻、tl 1時 刻〜tl4時刻、…，係在圖9之遺漏補償電路24iD —叮66之卩 輸出之信號⑤如圖1 4 (g)所示，若在11時刻係η位準時，該 信號⑤在t6時刻變成L位準、在tl 1時刻變成η位準、… (即，在信號①之各上升時刻位準就變化）。 (Π )因選擇器7 2按照信號⑤之η、l位準選擇信號④、 ③後輸出，選擇器72之Υ輸出如圖14(匕）所示，在最^之遺 漏期間變成信號④，在下一遺漏期間變成信號③，在其下 一遺漏期間變成信號④（省略圖示）。 (m)和上述c之（vi)-樣，因dREFX在信號①之下降 之t4時刻、t9時刻、…出現，因dVARx在γ輸出之下降時 刻出現，在最初之遺漏期間變成Ta <Tb(9)，在下一 期間變成Ta>Tb(8)，在連續之各遺漏期間。和仉之大^ 替換。因❿，在HDX連續遺漏之情況，也可將以之累積期 538597 五、發明說明（29) =)和。Tb之累積期間之差抑制得小（例如fclk之半週期以 (IV)而，如在上述c之（w)之說明 於VAR和d.REFX之相位差（超前相位差），係自當 態緩衝器85、8§輸出之Phl、Ph2都變成Η位準之期間弟= 間Tb相當於d.REFX和d.VARX之相位差（落後相位幻系月 第1 、第2二態緩衝器85、86輸出之Phi、Ph2都變成l位進 之期間。 平

因此，自完全積分環濾波器21向％014輸出控制 Ec，在期間Ta變成用以令振盪頻率減少之控制電壓，i 間T b變成用以令振盪頻率增加之控制電壓，因之 爱 間和Tb之累積期間大致相等，在HDX連續遺漏之情況，用』 以補償HDX之遺漏之d· REFX所附加之控制電壓。之減少量 也和利用d.VARX所附加之控制電壓託之增加量相抵銷。里因 而，在HDX連繽遺漏時也可進行適當之遺漏補償，在使用 了具有，寬之頻率可調區域之VC014，|vc〇14之輸出側也 可供給安疋之CLK。因此，在影像數位處理可令處理性能 提高。 b 在上述實施例1，為了使得在基準信號和比較信號之 相位差為0之附近也在相位差和控制電壓之間得到良好之 線性’在構造上使得環計數器也輸出閘控制信號（)， 但是本發明未限定如此，環計數器也可利用在構造上和習 知例一樣將自VCO輸出之時計之頻率分頻為丨/N後作為比較 信號向相位比杈Is回授，而省略閘控制信號之輸出的。

Η 第33頁 538597 五、發明說明（30) 在上述實施例1，為了令在運算放大器之來自中間電 壓之加運算和減運算之電壓位準完全平衡，使得來自相位 落後之引入響應和來自相位超前之引入響應相同，以具有 運斗放大裔之完全積分ί衣滤波器構成環計數器，但是本發 明表限定如此 '可利用向V C 0輸出按照自相位比較器輸出 之信號之控制電壓的。

在上述貫施例1 ’為了防止第1、第2三態緩衝哭之誤 動作，在相位比較器之控制電路設置了令第1延遲哭之輸 出信號延遲設定時間Td2後向第1、第2以及第3D —FF之重設 端子輸出之第2延遲器，但是本發明未限定如此•，也可利 用省.略該第2延遲器而使得第1延遲器之輪出信號向第i、 第2以及第3D - FF之重設端子直接輸出。 在上述實施例1，說明了為了防止供給三態緩衝器之 相位資料之後緣變形而令特性提高，而用反相器、〇R AND閘、NAND閘、第4D-FF以及延遲器構成之情況，作^本 發明未限定如此，控制電路也可利用在構造上依照^疋 1D-FF之Q輸出之反轉信號和第3D-FF之Q輸出之> 口 將第1、第2三態緩衝器控制成活化狀態，而且^照=信號 1D-FF之Q輸出和第2D-FF之Q輸出之邏輯積信號將μ 三態缓衝器控制成不活化狀態。 〜、1、第2 在上述實施例1，說明了為了簡化遺漏補償 位比較器之構造，以遺漏期間量測部和修正產 路及相 構成遺漏補償電路，以第1、第2、第3D-FF、第J 4，主體 態緩衝器以及控制電路構成了相位比較器之主 第2二 [月，兄，但是本 538597 五 發明說明（31) _ 發明未限定如此，可利用遺漏補償 漏後輪出遺漏補償用之第1修正信穿 侦測基準信號之遺 第1修正信號之相位差抵銷之第2修正用^以將比較信號和 較基準信號和比較信號後輸出按照=唬，相位比較器比 較信號和第1修正信號之相位差之产差之k號、按照比 知笪9攸TL J4 A x按照第1修正信號 和弔2修正信號之相位差之信號的。 圖15表示本發明之PLL電路之膏姑☆ 竹门r , 貝她例2，在圖1 5和圖1 及圖5相同之部分賦與相同之符號。

在圖15，122係相位比較器，該相位比較器122依昭在 輸入端子10所輸入之基準信號REF(例如水平同妒信號）和 後逃.之比較信號VAR以及閘控制信號。輪出第i、第2相位 差信號Phi、Ph2，而且輸出Η位準基準電壓Hr、[位準基準 電歷L r。21係元全積为環濾波器，該完全積分環濾波器21 依知、第1、弟2相位差#號P h 1、P h 2及Η位準基準電壓η r、L 位率基準電壓L r輸出按照相位差之控制電壓。1 4係v c 〇， 該V C 014向輸出端子1 3輸出按照自該完全積分環濾波器2 1 輸出之控制電壓之頻率之時計。1 2 6係環計數器，該環計 數器126將自該VC014輸出之時計之頻率分頻為i/N後作為

比較信號向相位比較器1 22回授，而且產生將自該VCO1 4輸 出之時計前進了脈寬之閘控制信號Gc後向該相位比較器 122輸出。 該相位比較器1 22如圖1 6所示，由第1、第2、第 3D —FF128、130、132和控制電路134以及第1、第2、第3、 第4三態緩衝器136、138、140、142構成。

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五、發明說明（32) 該第ID-FF128在時計端子所輸入之ref之卜$ 工开緣取入 在資科端子輸入之L位準電壓（例如接地電壓），从& Λ n ▲ 作马y 1輪 出記億。該第2D-FF130在時計端子所輸入之比較信號var 之上升緣取入在資料端子輸入之H位準電壓（例如^由^提 電阻自電源Vcc併給之電壓），作為Q2輸出記憶。^第 3D-F F 132在時計端子所輸入之閘控制信號Gc之上升緣取入 在資料端子輸入之Η位準電壓，作為q3輸出記憶。 該控制電路134由將該第1D-FF 128之Q1輸出反轉後輸 出之反相器144、輸出該反相器144之輸出和q3輸出之邏輯 和仏號Or之OR閘1 46、輸出將反相器1 44之輸出和Q2輸出之_ 邏輯‘積信號反轉後之信號Na之NAND閘148、令作梦—口 μ L 遲=間tl後輸出之第1延遲器15〇、令該第1延遲器°15〇'之輸 出信號只延遲時間12後輸出之第2延遲器1 5 2以及在自該0R 閘1 4 6輸出之信號〇r之上升緣取入在資料端子輸入之H位準 電壓，作為Q4輸出記憶之第4D-FF97構成。 該第1、第2三態緩衝器136、138將該第！、第 P128 ' 13 0之Ql、Q2輸出作為輸入信號，將該第 40-^154之Q4輸出作為閘控制信號，輸出η、[位準和Hi_z ，二態之第1、第2相位差信號Phi、Ph2。即，在閘控制信 位準時第1、第2相位差信號Phl、ph2變成按照輸入| #痛：之Η、L位準之Η、L位準，在閘信號為l位準時第1、第 2相伯差信號Phi、ph2變成Hi-z。 々_向该/第3三態緩衝器1 4 〇之輸入側供給Η位準電壓，該 第4三態緩衝器丨42之輸入側接地，向該第3、第4三態緩衝

538597 五、發明說明（33) 之閘供給以立準電壓，自該第3、第4三態緩衝 壓[厂。 之輸出側輸出Η位準基準電壓Hr、L位準基準電 士斗4 % "十數為126如圖1 7所示，由計數自該VC014輸出之 二二ί计數裔1 、當該計數器1 5 8之計數值和設定值N — 訪古Γ ί!將該時計之頻率分頻為1/N之比較信號VAR而且向 二。i：為158之重設端子輸出該比較信號VAR之第1 一致電 士 · 〇、以及當該計數器158之計數值和設定值（N 一丨）一致 =^，將該時計之頻率分頻為1/N之閘控制信號Gc(即比比

乂仏號VAR之相位超前1個時計之信號）之第2 一致電路1 6 2 構成-。 其作併用圖6、圖18〜圖20說明圖15〜圖17之作用。 A •首先’說明基準信號REF和比較信號VAR之相位差 大之情況之作用。 (I )如圖1 8 ( a )、（ b)所示，假設比較信號vAr之相位 比基準信號REF超前約4個時計。自環計數器丨2 6向相位比 車义為1 2 2輸出之閘控制信號g c如圖1 8 (c)所示，變成比比較 信號VAR之相位超前1個時計之信號。 (Π)相位比較器122第1、第2、第3D-FF128、130、 132在圖18(a)、（b)、（c)所示信號REF、VAR、Gc之上升緣 取人貧料端子之電壓位準，作為Q1、Q2、Q3輸出記憶，因 自Q1輸出變成L位準且Q2輸出變成Η位準時開始經過延遲時 間（tl + t2)後設定第 1D-FF128，第 2D-FF130、第 3D-FF132 重没而回到起始狀態，自第1、第2、第3D-FF1 28、130、

538597 五、發明說明（34) 132輪出之Q1、Q2、Q3輸出變成圖18⑷、（e)、⑴所示。 (Π)第4D-FF154在經由训閘146之Q3輪出之上升緣取 =4端子之Η位準電麼’作卵輸出記憶，而且自㈣ 2 =成L位準且Q2輸出變成η位準時開始經過延遲時間^後 重没而回到起鸪狀態，第4D —FF154之94輸出變成如圖 1 8(g )所示。即，可將閘控制信號變成1{位 以二點鏈線所示之習知例提早約丨個時計，而且令级了時 期延遲時間11。 (IV)弟1、弟2二悲緩衝器136、138，因在第4D 一 FF154 之Q4輪出為Η位準之期間變成活化狀態，在乙位準,之期間變 成不‘活化狀態，在活化狀態按照所輸入之Q1、Q2輸出之 Η、L位準變成H、L位準，在不活化狀態變成Hi_z，如圖 = (h)、（i)所示，自第！三態緩衝器136輸出之第1相位差 信號PM變化成Hi-Z、Η位準、L位準、Hi-Z，自第2三態緩 衝器138輸出之第2相位差信號Ph2變化成Hi—Z、[位準、η 位準、Hi-Z。 (V )完全積分環濾波器2 1依照來自相位比較器丨2 2之 第1 、第2相位差信號Phi、Ph2輸出按照基準信號ref和比 車父值號7人1^之相位差之控制電壓。即，如圖丨8 (〗）所示，信 號Ph 1、Ph2為Hi-Z時，或一方為η位準而另一方為l位準 2，向VC014輸出用以保持振盪頻率之控制信號（保持狀 恕）’而信號Phi、Ph2都是Η位準（相位超前狀態）時，向 VCO 1 4輸出用以令振盪頻率減少之控制信號。

此時’向完全積分環濾波器2 1内之運算放大器3 〇之+

第38頁 538597 五、發明說明（35) 輸入侧供給之電壓係由相位比較器丨22供給 準電塵Hr、Lr之中V之在電運壓之=自中間電麼(基 、、隹—入τ Τ间之電壓）之加運异和減運算之電壓 準尤二平衡’使得來自相位落後之引入響應 前之引入響應相同。 个曰相位知 、、（^^)又，和上述（1 )相反，在比較信號VAR之相位比 f準“號REF落後數個時計，和在上述（j )〜（ν )所說明之 ，况一樣，完全積分環濾波器21在來自相位比較器/22之 第1 、第2相位差信號Phl、ph2為Hi-Z時或一方為^位準而 另一方為L位準時，向vc〇14輸出用以保持振盪頻率之 f號j保持狀態），而信號Phi、Ph2都是L位準（相位落&狀 態）時，向VC014輸出用以令振盪頻率增加之控制信號。 (抓）因此，由於信號傳送延遲等在輸入第1、^第5$三熊 缓衝器136、138之相位資料（Ql、Q2輸出）和閘控制信^悲 (Q4輸出）之間發生時間偏差，也防止在輸入第j、第2 :熊 缓衝1§ 13 6、1 3 8之相位資料之前緣及後緣發生欠缺，可二 VCO1 4輸出按照相位差之控制電壓。 、 σ 此外’如在上述（Π)〜（m)之說明所示，因在將“ 出設為L位準並將第1、第2三態缓衝器1 3 6、1 3 8設為不、、舌 化狀態開始經過t2時間後，設定第1D-FF128，重設第/ 2D-FF130、第3D 一 FF132，可防止第1、第2三態緩^器 136 、138誤動作。 B :其次，使用圖19說明基準信號REF和比較信號Var

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之相位差為〇之附近之情況之作用。 〇)如圖19(a) '(b)所示，假設比較信號VAR之相位 比基準信號REF稍微落後。自環計數器1 26向相位比較器 1 22輪出之閘控制信號Gc如圖丨9 (c )所示，變成比較信號 VAR之相位超前I,個時計之信號。 (Π)第4D-FF154在經由OR閘146之Q3輸出之上升緣取 入資料端子之Η位準電壓，作為q4輸出記憶，而且自…輸 出變成L位準且Q2輸出變成Η位準時開始經過延遲時間^後 重設雨回到起始狀態，第4D_FF1542Q4輸出變成如圖 1 9(d )所不。即，可將閘控制信號輸出）變成『位準之開 始時期比以二點鏈線所示之習知例提早約j個時計，而且 可令終了時期延遲時間11。 (ΙΠ )第1、第2二悲緩衝器1 3 6、1 3 8，因按照第 4D-FF154之Q4輸出之Η位準、L位準變成活化狀態:、不活化 狀態，在活化狀態按照Q1、q2輸出之H、L位準變成}1、 準，在不活化狀態變成Hi-Z，如圖19(e)、（f)所示， 1三態缓衝器136輸出之第丨相位差信號Phl變化成Hi_z弟 位準、L位準、Hi-Z，自第2三態緩衝器138輸出之 差信號Ph2變化成Hi-Z、L位準、H位準、Hi_z。

(IV)完全積分環渡波器21依照來自相位比較器 第卜第2相位差信號PM、Ph2輪出按照基準信齡= 較信號VAR之相位差之控制電壓。即，如 & 號Phl、Ph2為Η卜Z時，或-方如位準而另一方為l位準^ 時，向VC0U輸出用以保持振盡頻率之控制=

第40頁 538597 五、發明說明（37) d 號PM、Ph2都是L位準（相位落後狀態）時，向 VC01 4輪+出用以令振盪頻率增加之控制信號。 此牯，向兀全積分環濾波器2丨内之運算放大器之+ 輸入侧供給之電壓係由相位比較器122供給之基準電壓 二、\之分壓電>壓，因基準電壓Hr ^相當於信號phi、 L位準，可令在運算放大器30之來自中間電壓（基 進=[Hy、Lr之中間之電壓）之加運算和減運算之電壓位 f元全平衡，使得來自相位落後之引入響應和來自相位超 則之引入響應相同。

旦、、隹\V)又，和上述（1 )相反，在比較信號VAR之相位比 土準_信號REF稍微超前時，和在上述（〗）〜（”）所說明之情 況一樣，完全積分環濾波器21在第i、第2相位差信號 phl、Ph2 為Hi-Z 時或一方為 νΓΛ1 ^ ^ 乂万马^立準而另一方為L·位準時，向 d輸出用以保持振盪頻率之控制信號（保持狀態），而 、Ph2都是Η位準（相位超前狀態）時，向vc〇i4輸出 用以令振盪頻率減少之控制信號。 ☆(贝）因此，由於信號傳送延遲等在輸入第i、第2三熊 緩衝器1 3 6、1 3 8之相位資料（g 1、q 2 屮、 〜 (以輪出）之間發生時間偏差，也防止在輸入第工、第2三熊 二?器136、138之相位資料之前緣及後緣發生欠缺，可： 匕〇 1 4輸出按照相位差之控制電壓。 访脸t外，和亡述八之情況一樣，因在將Q4輸出設為L位準 f、第2 一恕緩衝器136、138設為不活化狀態開始經 過t2 %間後，設定第^邛以以，重設第2d〜ff13〇、第

538597 五、發明說明（38) 3D〜FF132 ’可防止第}、第2三態緩衝器136、138誤動作。 C ••由上述之A、B得知，不僅基準信號和比較信號之相 位差太時’即使在相位差為0之附近之情況，由於信號傳 运延遲等在輪入第1、第2三態缓衝器136、138之相位資料 (Q1 、Q2輸出）和> 閘控制信號（q4輸出）之間發生時間偏差， 也I防止在輸入第1、第2三態緩衝器136 ' 138之相位資料 之1^ ^及後緣發生欠缺，可向VC014輸出按照相位差之控 制電壓，如圖7所示，在相位差和控制電壓之特性可得到 良^之線性，在使用了具有很寬之頻率可調區域之VC014

i提ΐ可提供安定之時計’可有助於在數位货像處理 用計ίΐΐϊΓ、例】，為了簡化環計數器及電路之構造， w 第2 一致電路構成，使得在環計數哭内^ 控制信號產生電路，但是本發明未限定如ί ϋ ’率分頻為^後作為比較信號向相位比較哭之 外設置閑控制信號產生電路之構造的。口杈，而另 在上述實施例2，為了令在 壓之加運算*減運算之電堡㈣:全平衡'之伯來自中間電 落後之引入響應和來自相 鄕處使侍來自相位

運算放大器之完全積分=引入響應相同，以具有 明未限定如此，可利用向ν 構成0，/數&，但是本發 之信號（例如第1、第2相 .，、"自相位比較器輪出 的。 差仏以三態信號））之控制電屨

538597 、發明說明（39) 在上述實施例2，為了防止第1、第2三態緩衝器之誤 動作’在控制電路設置了令第1延遲器之輸出信號延遲設 定時間t2後向第1D-FF之設定端子輸出，而且向第2及第 3D-F F之重設端子輸出之第2延遲器，但是本發明未限定如 此’也可利用省略該第2延遲器而使得第1延遲器之輸出信 號向第1D-FF之設定端子直接輸出，而且向第2及第3D-FF 之重設端子輸出的。 在上述實施例2，說明了為了防止供給三態緩衝器之 相位育料之後緣變形，而用反相器、OR閘、第4D-FF、 NAND問以及第1延遲器構成之情況，但是本發明朱限定如 此二，制電路也可利用在構造上依照第1D-FF之^輸出之反 ，號和第3 D - F F之Q輸出之邏輯和信號將第J、第2三態缓 衝1¾控制成活化狀態，而且依照第1D —FF之Q輸出和第 2D-fF之Q輸出之邏輯積信號之反轉信號將第【、第2三態缓 衝裔控制成不活化狀態。 、在士述實施例2，說明了為了簡化相位比較器之構 =愈、、第2、第3D-FF、第1、第2三態緩衝器以及控 :了可剎成了相位比較器之情況，但是本發明未限定如 二：相Γ比較基準信號和比較信號後輸出按照相位差 二=1二2幸乂 15 ’輸出按照基準信號和比較信號之相 之三態緩衝器的。$ u控制“虎控制成活化狀 產業上之可應用性 如上述所示

本發明可應用於產生為了將τν信號或 538597 五、發明説明（40) VTR信號進行數位處理而使用之時計（例如系統時計）之PLL 電路，適合於具有很寬之頻率可調區域之VCO之PLL電路， 例如，在遺漏基準信號時進行適當之遺漏補償，在基準信 號和比較信號之相位差為0之附近之情況也自相位比較器 向V C 0側輸出按照相位差之正確之相位差信號，可產生安 定之時計。

第44頁

Claims (1)

1. 538597 案號 88104996 v>h "日 六 申請專利範圍 1 . 一種相位同步環電路，包括： 修正注> 位 制 電 分 授 信 號 以 號 位 之 漏 號 基 正 號 才目位比車父裔’比車父基準信號和比較信號後輸出按照相 差之信號； ° ~ 環濾波器’輸出按照自該相位比較器輸出之信號之控 電壓； 電壓控制振盪器，輸出按照自該環濾波器輸出之控制 壓之頻率之時計；以及 環計數器，將自該電壓控制振盪器輪出之時計之頻率 頻成1 / N (N為整數）後作為比較信號向該相位比較器回 其中，設置輸出預測該基準信號之發生位置之預測窗 號之預測窗電路及在該預測窗信號輸出時偵測該基準信 之遺漏後輸出用以修正該遺漏用之第1修正信號而且用 將比較信號和該第1修正信號之相位差抵銷之第2修正信 之遺漏補償電路； 该相位比較器輸出按照比較信號和第1修正信號之相 差之信號而且輸出按照該第！修正信號和該第2修正信號 相位差之信號。 如甲睛專利範圍第 、、“ 〜a不1 π心邪仅Μ步環電路，其中補4賞電路主要由依昭泪,丨食#妹► 4 L 土 之遠漏期Η Γ : I : Γ 較信號量測基1 之遺漏期間之逍漏期間量測部和依照該預測窗信泸 準信號以及該遺漏期間量測部之量測值輸出以 #唬之修正信號產生部構成；相位比較器由以該弟 為時計端子輸入並以L位準電壓為資料端子輪入Λ之土第

   538597 _ 案號88104996 _^~i 曰 修正_ 六、 正 資 出 正 及 態 出 轉 電 該 漏 昭 $ %%\ 數 正 件 生 每 1 n 擇 正 其 申請專利範圍

   反器、以該比較信號為時計端子輸入並以Η位準電壓為 料端子輸入之第2 D正反器、輸入該第1 D正反器之Q輸 而輸出第1相位差信號之第1三態緩衝器、輸入該第2 D 反器之Q輸出而輸出第2相位差信號之第2三態緩衝器以 依照該第1 D正反器之Q輸出之反轉信號將該第1、第2三 緩衝器控制成活化狀態而且依照該該第1 D正反器之Q輸 之反轉信號和該第2 D正反器之Q輸出之邏輯積信號之反 信號將該第1、第2三態缓衝器控制成不活化狀態之控制 路構成，且該第1 D正反器利用該第1修正信號重設，而 第2 D正反器利用該第2修正信號設定。 3 ·如申清專利範圍第2項之相位同步環電路，盆中遺 期間量測部具有計數自時計產生電路輪出之時計而且依 =較信號增加計數、依照預測窗信號減少計數之增減計 器〇 4 ·如申μ專利範圍第3項之相位同步環電路，其中修 信號產生部具有將增減計數器之計數 解瑪之解碼器、令該解碼器之輸出… . 電路輸出之時計之Η固時計後幹輪出出」欢延遲自該時計J 當輸出預測窗信號時交互選擇；^

   器之輸出信號和該預測窗信號擇裔’且依二 1 : 信號。 次I準信號輸出第2修 位同步環電路， 端子之輸入並計 5·如申請專利範園第2、3或4項之 中環计數杰、由將第1設定值作為對資料 538597 -------IS 88104996 _年―月 曰____ · 力' 申請專利範圍 ' ~ 數自電壓控制振盪器輸出之時計後輸出，將令來自漣波進 位端子之輸出延遲1個時計之信號作為比較信號輸出而且 作為向載入端子之輸入信號之計數器、當該計數器之計數 值和第2設定值一致時輸出一致信號之一致電路以及將令 該一致電路之輸出延遲1個時計後之信號作為閘控制信^ 之延遲電路構成，相位比較器具有以該閘控制信號為時計 端子輸入並以Η位準電壓為資料端子輸入之第31)正反器， 且控制電路依照該第1 D正反器之Q輸出之反轉信號和該第 3 D正反器之q輸出之邏輯和#波將第1、第2三態緩衝器控 制成活化狀態。 °工 6 ·如申請專利範圍第2、3或4項之相位同步環電路， 其中控制電路由將第1 D正反器之Q輸出反轉之反相器、以 該反相器之輸出信號為時計端子輸入並以Η位準為資料端 子輸入且將Q輸出作為第1、第2三態緩衝器之閘信號之第 4 D正反器、將該反相器之輸出信號和第2 d正反器之q輸出 之邏輯積信號反轉後輸出之NAND閘以及令該NAND閘之輸出 信號延遲設定時間Td 1後向該第4D正反器之重設端子側輸 出之第1延遲器構成。 7 ·如申請專利範圍第5項之相位同步環電路，其中控 制電路由將第1 D正反器之Q輸出反轉之反相器、輸出該反馨 相器之輸出信號和第3 D正反器之q輸出之邏輯和信號之 閘、以該OR閘之輸出信號為時計端子輸入並以Η位準為資 料端子輸入且將Q輸出作為第1、第2三態緩衝器之閘信號 之第4D正反器、將該反相器之輸出信號和第2 !)正反器之Q

   2141-2537-PFl.ptc 第47頁 538597 __案號 88104996_年月日_修正—_ 六、申請專利範圍 輸出之邏輯積信號反轉後輸出之NAND閘以及令該NAND問之 輸出信號延遲設定時間T d 1後向該第4 D正反器之重設端子 側輸出之第1延遲器構成。 8 ·如申請拳利範圍第6項之相位.，/ %屯吩 ^ 制電路具有令第1延遲器之輸出信號延遲設定時間Td2後向 該第1D正反器之設定端子輸出而且經由AND閘向第2 D正反 器之重設端子輸出之第2延遲器，在該ANd閘之另一方之輸 入側輸入第1修正信號。 ^ 9 ·如申請專利範圍第7項之相位同步環電路，其中控 制電路具有令第1延遲器之輸出信號延遲設定時間Td2後向 該第1D正反器之設定端子及第⑽正反器之重 且經由AND閘向第2 D正反器之重設端子輸出之第2延 器，且在該AND閘之另一方之輸入側輸入 1 0·如申請專利範圍第2、^ 话+ 4 1止1口就 用具有運算放大器之完全積八/清、w』位同步環電路， 爷運管放大之卡 、刀衣/慮波态構成環濾波器，在 以運#放大态之一方之輸入側輸入 位差信號，在另一方之給A如认rT仰议差仏號及第2相 基準電壓之分壓電壓，自輪出:=位準基準電壓和[位準 制電壓，當第1相位差_ ^ °、垡控制振盪器輸出控 位準時向電壓控制心===號都是Η位準或L 之控制電壓，在第！相位差信出發盪頻率減少或增加 Η位準而另一方為[位準或^一目位差信號之一方為 器輸出用以令保持振時向電壓控制振盪 11·如申請專利範圍控制電壓。 、之相位同步環電路，其中環 2141-2537-PFl .ptc 第48頁 538597 ^號 88104996 月 六、申請專利範圍 _ 濾波器採用具有將第丨相位差信號及 方之輸入信號、髂Η ^淮 β 第2相位差信號作為一 電壓作為另二方之幹入^卢電屢和[位準基準電壓之分壓 輸出控制電壓側向電麼控制振盛器 1相位差放大裔之完全積分環遽波器，當該第 左L號和該第2相位差作鲈都寻 田成弟 電壓控制振盪器輸出用以令“頻立準或L位準時向該 而另-方為L位準信號之-方為H位準 輸出用以令保持二疋:广抗時向該電壓控制振堡器 饰苻振盪頻率之控制電壓。 ^ f ? ^ ^ € t ^ ^ t ^ 方之輸入信號及第2相位差信號作為-電壓作為另—方之準電壓和[位準基準電壓之分壓 輸出控制電屋之$二=仏號、自輸出側向電壓控制振盪器 i相位差信號二之完全積分環遽波器，當該第 電壓控制振盪哭_ + ffi 唬都是Η位準或L位準時向該壓，該第！相位差 振盈頻率減少或增加之控制電而另-方為ιΛί;，:？第2相位差信號之-方為Η位準 輸出用以令保持^,易疋都疋咼阻抗時向該電壓控制振盪器 符振盪頻率之控制電壓。 ?. 一種相位同步環電路，包括： 位差之信號； 軚基準k唬和比較信號後輸出按照相 琢濾波器，私山k . 制電壓； 輸出知知、自該相位比較器輪出之信號之控 曰 修正

   2141-2537-PFl.ptc 第49頁 538597 ^_案號 881(UQQfi__ 年月 日 修正_ . 六、申請專利範圍 電壓控制振盪器，輸出按照自該環濾波器輸出之控制 電壓之頻率之時計；以及 環計數器，將自該電壓控制振徵器輸出之時計之頻率 分頻成1/N(N為整數）後作為比較信號向該相位比較器回 授； 其中’設置產生比該比較信號之相超前1個時計之閘 控制信號之閘控制信號產生電路，且該相位比較器具有輸 出按照該基準信號和該比較信號之相位差之三態信號而且 依據該閘控制信號控制成活化狀態之三態緩衝器。

   1 4 ·如申請專利範圍第1 3項之相位同步環電路，其中 相位比較裔由以該基準信號為時計端子輸入並以L位準電 塵為資料端子輸入之第1 D正反器、以該比較信號為時計 端子輸入並以Η位準電壓為資料端子輸入之第2 D正反器、 以該閘控制信號為時計端子輸入並以Η位準電壓為資料端 子輸入之第3D正反器、輸入該第1 d正反器之Q輸出而輸出 第1相位差信號（三態信號）之第1三態緩衝器、輸入該第2 D iE反器之Q輸出而輸出第2相位差信號（三態信號）之第2三 態缓衝器以及依照該該第1 D正反器之Q輸出之反轉信號和 該第3 D正反器之q輸出之邏輯和信號將該第1、第2三=緩 衝器控制成活化狀態，而且依照該第1 D正反器之q輪=之 反轉信號和該第2D正反器之Q輸出之邏輯積信號之反】 號將该第1、第2三態緩衝器控制成不活化狀態之控制電路 15.如申請專利範圍第14項之相位同步環電路，其中

   538597 案號 88104996 六、申請專利範圍 时 控制電路由將第1 D正反器之Q輸出反轉之反相器、輸出該 ^相器之輸出信號和第3 D正反器之Q輸出之邏輯和信號之 0R閘、以該0R閘之輸出信號為時計端子輸入並以H位準為 資料端子輸入且將Q輸出作為第1、第2二癌緩衝器之閘控 制信號之第4D正反器、將該反相器之輸出信號和第2 D正 反器之Q輸出之邏輯積信號反轉後輸出之NAND閘以及令該 N AND閘之輸出信號延遲設定時間tl後向該第4D正反器之重 設端子輸出之第1延遲器構成。

   1 6 ·如申請專利範圍第1 5項之相位同步環電路，其中 控制電路具有令第1延遲器之輸出信號延遲設定時間12後 向該第1D正反器之設定端子輪出而且向第2及第3 D正反器 之重設端子輸出之第2延遲器。 1 7 ·如申請專利範圍第1 4、1 5或1 6項之相位同步環, 路，其中用具有運算放大器之完全積分環濾波器構成環 波器，在遠運异放大器之一方之輸入侧輸入第丨相位差 號及第2相位差信號，在另一方之輸入側輸入η位準基 壓::L位準基準電壓之分壓電壓，自冑出側向電壓早 s π你唯B / 田第1相位差信號和第2相位差信浐 ί少：上3壓控制振盈器輸出用以令振盈頻^

   ΐ i" ； t ；；；?"E ^2 ^ ^ 壓控制振盈器輸出用以令保持振盈高阻抗時向 18.如申請專利範圍第13=二=制電壓。 環電路，其中環振盈 15或16項之相位同 搌m十數自電壓控制振盪器輸出之

   538597 88104996 六、申請專利範圍 當該計數器之計數值…值N-致時輸出 率分頻為1/N之比較信號而且向該計數器之 t ? ΐ比較信號之第1 —致電路以及當該計數器 之计數值和没定值（Ν — 1 ) 一致時輸出將該時計之頻率分頻 為1 /Ν之閘控制信號之第2 —致電路構成，且在該環計二器 内包δ閘控制^(吕说產生電路而成。 19·如申請專利範圍第17項之相位同步環電路，其中 環振盪器由計數自電壓控制振盪器輸出之時計之計數器、 當a亥a十數器之汁數值和設定值ν 一致時輸出將該時計之頻 率分頻為1 /N之^較信號而且向該計數器之重設端子輸出 該比較信號之第1 一致電路以及當該計數器之計數值和設 定值（N —1) —致時輪出將該時計之頻率分頻為1/N之閘控 制信號之第2 —致電路構成，且在該環計數器内包含閘控 制信號產生電路而成。