JPS62216420A - 位相同期ル−プ - Google Patents
位相同期ル−プInfo
- Publication number
- JPS62216420A JPS62216420A JP61059956A JP5995686A JPS62216420A JP S62216420 A JPS62216420 A JP S62216420A JP 61059956 A JP61059956 A JP 61059956A JP 5995686 A JP5995686 A JP 5995686A JP S62216420 A JPS62216420 A JP S62216420A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- phase difference
- difference detection
- detection period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 49
- 230000000630 rising effect Effects 0.000 claims description 6
- 230000003111 delayed effect Effects 0.000 abstract description 8
- 230000001934 delay Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 102220497129 5-hydroxytryptamine receptor 3B_Q49A_mutation Human genes 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 235000013365 dairy product Nutrition 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 239000004577 thatch Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は位相同期ループに関し、特に位相同期動作の応
答特性が可変である位相同期ループに関する。
答特性が可変である位相同期ループに関する。
位相同期ループは基準となる信号の周期的成分に位相同
期した信号を発生するのに用いられる。
期した信号を発生するのに用いられる。
位相同期動作の応答特性を可変にした位相同期ループ・
が使用されることがある。
が使用されることがある。
たとえば、フロッピーディスクやコンパクトディスクか
ら読出した信号のように同期部とデータ部とからなる信
号から位相同期ループによってクロック成分を抽出する
場合、同期部では急速に位相ロックするように応答速度
を速くし、データ部では回転系の７ウフラツタのような
ゆっくシした変動にのみ追従するように応答速度を遅く
するということが行われている。またビデオ信号から水
平同期信号を抽出する場合、垂直帰線期間内の等化パル
スや垂直同期パルスによって位相同期動作が乱されない
ようにこれらパルスの継続中位相同期動作をホールドす
るということが行なわれている。
ら読出した信号のように同期部とデータ部とからなる信
号から位相同期ループによってクロック成分を抽出する
場合、同期部では急速に位相ロックするように応答速度
を速くし、データ部では回転系の７ウフラツタのような
ゆっくシした変動にのみ追従するように応答速度を遅く
するということが行われている。またビデオ信号から水
平同期信号を抽出する場合、垂直帰線期間内の等化パル
スや垂直同期パルスによって位相同期動作が乱されない
ようにこれらパルスの継続中位相同期動作をホールドす
るということが行なわれている。
以下、かかる位相同期ループの従来例について図面を参
照して説明する。
照して説明する。
第３図は、従来の位相同期ループの第一の例を示すブロ
ック図である。
ック図である。
第３図に示す従来例は、基準信号Ｓ、１・被制御信号Ｓ
ｖ１を端子Ｓ−几に入力し信号Ｓｌを出力するＳ−Ｒタ
イプの７リツプフロツプ１と、信号Ｓ１の立上シ時刻か
ら始まる長さＴ／２（ただしＴは基準信号Ｓｒｌの周期
）のパルスを信号Ｓ２として発生する単安定マルチバイ
ブレータ２と、信号Ｓｌ・Ｓ２を端子Ｖ−几に入力し端
子ＵＰ−ＤＷから信号Ｓ３・Ｓ４を出力する位相比較器
３と、信号Ｓ４を入力するＮＯＴ回路６と、信号Ｓ３・
応答制御信号ＳｃＩを入力するＯＲ，回路７と、信号Ｓ
４・応答制御信号Ｓｅ１を入力するＮＯ几回路８と、ｐ
チャンネルの電界効果トランジスタ（以下ＦＥＴという
）Ｑｌ−Ｑｓと、ｎチャ７ネルのＦＥＴＱ２−Ｑ４と、
抵抗Ｒ１〜Ｒ３およびコンデンサＣ１−Ｃ。
ｖ１を端子Ｓ−几に入力し信号Ｓｌを出力するＳ−Ｒタ
イプの７リツプフロツプ１と、信号Ｓ１の立上シ時刻か
ら始まる長さＴ／２（ただしＴは基準信号Ｓｒｌの周期
）のパルスを信号Ｓ２として発生する単安定マルチバイ
ブレータ２と、信号Ｓｌ・Ｓ２を端子Ｖ−几に入力し端
子ＵＰ−ＤＷから信号Ｓ３・Ｓ４を出力する位相比較器
３と、信号Ｓ４を入力するＮＯＴ回路６と、信号Ｓ３・
応答制御信号ＳｃＩを入力するＯＲ，回路７と、信号Ｓ
４・応答制御信号Ｓｅ１を入力するＮＯ几回路８と、ｐ
チャンネルの電界効果トランジスタ（以下ＦＥＴという
）Ｑｌ−Ｑｓと、ｎチャ７ネルのＦＥＴＱ２−Ｑ４と、
抵抗Ｒ１〜Ｒ３およびコンデンサＣ１−Ｃ。
からなる低域Ｆ波回路と、その出力である信号８１０を
制御信号入力端子に入力する電圧制御発振器９と、電圧
制御発振器９の出力を入力しり、プルキャリーを出力す
るカウンタ１０（例えば７４／６０）と、このリツプリ
キャリーを入力し被制御信号Ｓｖ１を出力するＮＯＴ回
路２０とを備えて構成されている。ｋ″ＥＴＱ１・Ｑ２
が直列に、またＦ’ＥＴＱ３・Ｑ４が直列に接続され、
これら両底列回路のＦＥＴＱｌ−Ｑｚ側Ｋｔ圧ＶｐＤが
、Ｆ’ Ｅ ’Ｉ’ Ｑｓ ・Ｑ４９Ａニ電圧ＶＳ８が
加えられている。ＶＤＤ＞ＶＳＳである。
制御信号入力端子に入力する電圧制御発振器９と、電圧
制御発振器９の出力を入力しり、プルキャリーを出力す
るカウンタ１０（例えば７４／６０）と、このリツプリ
キャリーを入力し被制御信号Ｓｖ１を出力するＮＯＴ回
路２０とを備えて構成されている。ｋ″ＥＴＱ１・Ｑ２
が直列に、またＦ’ＥＴＱ３・Ｑ４が直列に接続され、
これら両底列回路のＦＥＴＱｌ−Ｑｚ側Ｋｔ圧ＶｐＤが
、Ｆ’ Ｅ ’Ｉ’ Ｑｓ ・Ｑ４９Ａニ電圧ＶＳ８が
加えられている。ＶＤＤ＞ＶＳＳである。
ＦＥＴＱｌ・Ｑ２・Ｑｓ・Ｑ４のゲートにそれぞれ信号
Ｓ、、ＮＯＴ回路６出力、ＯＲ回路７出力、ＮＯＲ回路
８出力を入力し、いわゆるチャージポンプ回路を構成す
る。抵抗Ｒ３とコンデンサＣ１を直列に接続し、この直
列回路にコンデンサＣ２を並列に接続する。この並列回
路の一端には電圧ＶｓＳ（電圧ＶＤＤでもよい）が加え
られ、他端は抵抗Ｒ１・Ｒ２を介してＦ Ｅ Ｔ Ｑｌ
・Ｑ：の接続点（この点の電位を信号Ｓ５と命名する）
とＦＥＴＱ３・Ｑ４の接続点（この点の電位を信号Ｓ９
と命名する）とに、また電圧制御発振器９の制御信号入
力端子に接続されている。
Ｓ、、ＮＯＴ回路６出力、ＯＲ回路７出力、ＮＯＲ回路
８出力を入力し、いわゆるチャージポンプ回路を構成す
る。抵抗Ｒ３とコンデンサＣ１を直列に接続し、この直
列回路にコンデンサＣ２を並列に接続する。この並列回
路の一端には電圧ＶｓＳ（電圧ＶＤＤでもよい）が加え
られ、他端は抵抗Ｒ１・Ｒ２を介してＦ Ｅ Ｔ Ｑｌ
・Ｑ：の接続点（この点の電位を信号Ｓ５と命名する）
とＦＥＴＱ３・Ｑ４の接続点（この点の電位を信号Ｓ９
と命名する）とに、また電圧制御発振器９の制御信号入
力端子に接続されている。
第４図は、第３図に示す従来例の動作を説明するための
波形図である。
波形図である。
基準信号Ｓｒ１の立下り時刻をｔｌｆｔ４・ｔ７−−−
−とする。これら時刻の間隔は周期Ｔになっている。被
制御信号ＳｖＩの立下シ時刻がｔ３・ｔ５・ｔ・−一一
一となっているとする。
−とする。これら時刻の間隔は周期Ｔになっている。被
制御信号ＳｖＩの立下シ時刻がｔ３・ｔ５・ｔ・−一一
一となっているとする。
フリップフロップ１は基準信号Ｓｒｌの立下シ時刻にセ
ットされ、被制御信号Ｓｖｌの立下シ時刻にリセットさ
れるので、信号Ｓ１は時刻ｔ１・ｔ４・１、−−−−に
立上シ・時刻ｔ３・１Ｓ−１，−−−−に立下る。単安
定マルチバイブレータ２の出力である信号Ｓ２は時刻１
．−１４・１、−−−−に立上シこれら時刻の中央の時
刻ｔ２・ｔ６・１．、−−−−に立下る。
ットされ、被制御信号Ｓｖｌの立下シ時刻にリセットさ
れるので、信号Ｓ１は時刻ｔ１・ｔ４・１、−−−−に
立上シ・時刻ｔ３・１Ｓ−１，−−−−に立下る。単安
定マルチバイブレータ２の出力である信号Ｓ２は時刻１
．−１４・１、−−−−に立上シこれら時刻の中央の時
刻ｔ２・ｔ６・１．、−−−−に立下る。
信号Ｓ！・Ｓ２の立下シは被制御信号Ｓｖｌ・基準信号
Ｓｒｘに同期しているから、信号Ｓ２の立下シを基準と
した信号Ｓ１の立下りの進み・遅れは基準一致している
。
Ｓｒｘに同期しているから、信号Ｓ２の立下シを基準と
した信号Ｓ１の立下りの進み・遅れは基準一致している
。
位相比較器３は、端子■に入力する信号の立下り時刻が
端子Ｒに入力する信号の立下シ時刻よシ連れている（ま
たは進んでいる）場合、これら両立下シ時刻の間端子Ｕ
Ｐ（または端子ＤＷ）から状態りの信号を出力する回路
である。かかる回路は位相比較用汎用ＩＣとして市販さ
れている（例えば日本電気株式会社製μＰ０１００８Ｃ
）。位相比較器３は、第４図に図示する信号Ｓ、・Ｓ２
を入力して、時刻ｔ！〜’３ ＃ Ｆ〜ｔ９−ｍ−の期
間状態りとなる信号を信号Ｓ３として出力し、ま九時刻
ｔ５〜１．−−−の期間状態りとなる信号を信号Ｓ４と
して出力する。信号Ｓ４ ・Ｓ３のうちいずれが状態り
になったかによ多信号Ｓ２の立下シを基準とした信号Ｓ
ｌの立下シの進み・遅れ、すなわち基準信号Ｓｒ１に対
する被制御信号ＳＹ１の進み・遅れが判別でき、また信
号Ｓ４または信号Ｓｓが状態ＬＫなっている期間長は進
みまたは遅れの位相差に比例しているので、信号Ｓ３・
Ｓ４は状態ＬＫなっている期間において位相差情報とな
っている。この期間を位相差検出期間ということにする
。
端子Ｒに入力する信号の立下シ時刻よシ連れている（ま
たは進んでいる）場合、これら両立下シ時刻の間端子Ｕ
Ｐ（または端子ＤＷ）から状態りの信号を出力する回路
である。かかる回路は位相比較用汎用ＩＣとして市販さ
れている（例えば日本電気株式会社製μＰ０１００８Ｃ
）。位相比較器３は、第４図に図示する信号Ｓ、・Ｓ２
を入力して、時刻ｔ！〜’３ ＃ Ｆ〜ｔ９−ｍ−の期
間状態りとなる信号を信号Ｓ３として出力し、ま九時刻
ｔ５〜１．−−−の期間状態りとなる信号を信号Ｓ４と
して出力する。信号Ｓ４ ・Ｓ３のうちいずれが状態り
になったかによ多信号Ｓ２の立下シを基準とした信号Ｓ
ｌの立下シの進み・遅れ、すなわち基準信号Ｓｒ１に対
する被制御信号ＳＹ１の進み・遅れが判別でき、また信
号Ｓ４または信号Ｓｓが状態ＬＫなっている期間長は進
みまたは遅れの位相差に比例しているので、信号Ｓ３・
Ｓ４は状態ＬＫなっている期間において位相差情報とな
っている。この期間を位相差検出期間ということにする
。
ＦＥＴＱ、は信号Ｓ３が状態りの場合のみ導通し、ＦＥ
ＴＱ２は（ＮＯＴ回路６の作用にょシ）信号Ｓ４が状態
りのときのみ導通するので、ＦＥＴＱｔ・Ｑ２は信号Ｓ
ｓが状態りになる位相差検出期間において電圧ＶＤＤを
、信号Ｓ４が状態りになる位相差検出期間ぺおいて電圧
ＶＳＳを信号Ｓ５として出力するチャージポンプになっ
ている。
ＴＱ２は（ＮＯＴ回路６の作用にょシ）信号Ｓ４が状態
りのときのみ導通するので、ＦＥＴＱｔ・Ｑ２は信号Ｓ
ｓが状態りになる位相差検出期間において電圧ＶＤＤを
、信号Ｓ４が状態りになる位相差検出期間ぺおいて電圧
ＶＳＳを信号Ｓ５として出力するチャージポンプになっ
ている。
応答制御信号Ｓｃ１が状態りである場合、ＯＲ回路７・
ＮＯＲ回路８の作用によシ、Ｆ’ＥＴＱ、・Ｑ４のベー
スに入力する信号の状態がＦＥＴＱ。
ＮＯＲ回路８の作用によシ、Ｆ’ＥＴＱ、・Ｑ４のベー
スに入力する信号の状態がＦＥＴＱ。
・Ｑ２のベースに入力する信号の状態に等しくなるから
、仁の場合ＦＥＴＱ３・Ｑ４もＦＥＴＱｌ・Ｑｔからな
るチャージポンプと同じ動作をして信号Ｓ９を出力する
チャージポンプ罠なっている。
、仁の場合ＦＥＴＱ３・Ｑ４もＦＥＴＱｌ・Ｑｔからな
るチャージポンプと同じ動作をして信号Ｓ９を出力する
チャージポンプ罠なっている。
応答制御信号口７が状態Ｈである場合には、信号Ｓ３・
Ｓ４の状態に無関係にＦＥＴＱ３のベースが状態Ｈに、
ＦＥＴＱ４のベースが状態りになるので、ＦＥＴＱ３・
Ｑ４は共に遮断状態になる。
Ｓ４の状態に無関係にＦＥＴＱ３のベースが状態Ｈに、
ＦＥＴＱ４のベースが状態りになるので、ＦＥＴＱ３・
Ｑ４は共に遮断状態になる。
応答制御信号Ｓｃｌが状態りである場合、ＦＥＴＱｌ
−Ｑ−からなるチャージポンプとＦ Ｅ Ｔ Ｑ。
−Ｑ−からなるチャージポンプとＦ Ｅ Ｔ Ｑ。
・Ｑ４からなるチャージポンプとは共に抵抗Ｒ１−几３
とコンデンサＣ１・Ｃ！とからなる低域Ｐ波回路を駆動
し、その出力である信号ＬｏＫよシミ圧制御発振器９を
制御する。す々ゎち、信号ｓ３が状態りである位相差検
出期間（例えば期間ｔ！〜ｔｓ）においては被制御信号
詳が基準信号Ｓｒ１よシ連れているので、信号５Ｌｌ−
８９を共に電圧Ｖｌ）Ｄ Ｅ Ｌ、、信号８１０の電圧
をこの位相差検出期間以前よシ高くなる方向に変化させ
る。信号８１（１のこの変化によシ、電圧制御発振器９
は発振周波数が高くなるように１いいかえれば出力位相
が進むように制御される。信号Ｓ４が状態りである位相
差検出期間においては、信号Ｓ５・ｓ９を共に電圧ＶＳ
Ｓにし、信号ＳＳＯの電圧を低くなる方向に変化させ、
電圧発振器９の出力位相を遅らせる。
とコンデンサＣ１・Ｃ！とからなる低域Ｐ波回路を駆動
し、その出力である信号ＬｏＫよシミ圧制御発振器９を
制御する。す々ゎち、信号ｓ３が状態りである位相差検
出期間（例えば期間ｔ！〜ｔｓ）においては被制御信号
詳が基準信号Ｓｒ１よシ連れているので、信号５Ｌｌ−
８９を共に電圧Ｖｌ）Ｄ Ｅ Ｌ、、信号８１０の電圧
をこの位相差検出期間以前よシ高くなる方向に変化させ
る。信号８１（１のこの変化によシ、電圧制御発振器９
は発振周波数が高くなるように１いいかえれば出力位相
が進むように制御される。信号Ｓ４が状態りである位相
差検出期間においては、信号Ｓ５・ｓ９を共に電圧ＶＳ
Ｓにし、信号ＳＳＯの電圧を低くなる方向に変化させ、
電圧発振器９の出力位相を遅らせる。
電圧制御発振器９の出力位相の進み・遅れの変化に伴な
ってカウンタ１ｏの出力の反転値である被制御信号Ｓｖ
１の位相も変化し、被制御信号賜が基準信号Ｓｒｌに位
相同期される。
ってカウンタ１ｏの出力の反転値である被制御信号Ｓｖ
１の位相も変化し、被制御信号賜が基準信号Ｓｒｌに位
相同期される。
応答制御信号Ｓｃ１が状態Ｈである場合は、位相差検出
期間（例えば期間１ｓ−１，）においてＦｗＴＱ、・Ｑ
ｔから表るチャージポンプしが動作しないので位相差検
出期間における信号Ｓ菖◎の変化速度が遅くなシ、その
結果位相同期動作の応答速度が遅くなる。このように、
応答制御信号Ｓｃ１によって第３図に示す従来例の応答
速度を切替制御することができる。
期間（例えば期間１ｓ−１，）においてＦｗＴＱ、・Ｑ
ｔから表るチャージポンプしが動作しないので位相差検
出期間における信号Ｓ菖◎の変化速度が遅くなシ、その
結果位相同期動作の応答速度が遅くなる。このように、
応答制御信号Ｓｃ１によって第３図に示す従来例の応答
速度を切替制御することができる。
第４図に図示するように応答制御信号５が位相差検出期
間内の時刻ｔｔｏに状態りがら状態Ｈに変化すると、Ｆ
ＥＴＱ３・Ｑ４からなるチャージポンプは時刻ｔｌＯ以
降駆動能力がなくなるので、この位相差検出期間ｔ５〜
ｔ６に得た位相差情報を部分的に失うことになる。
間内の時刻ｔｔｏに状態りがら状態Ｈに変化すると、Ｆ
ＥＴＱ３・Ｑ４からなるチャージポンプは時刻ｔｌＯ以
降駆動能力がなくなるので、この位相差検出期間ｔ５〜
ｔ６に得た位相差情報を部分的に失うことになる。
以上説明したように第３図に示す従来例は、応答制御信
号■−によシ位相同期動作の応答速度を切替制御するこ
とができるが、位相差検出期間内に応答制御信号口の状
態が変化して、この位相差検出期間内に得た位相差情報
を部分的に失うことがあるという欠点がある。
号■−によシ位相同期動作の応答速度を切替制御するこ
とができるが、位相差検出期間内に応答制御信号口の状
態が変化して、この位相差検出期間内に得た位相差情報
を部分的に失うことがあるという欠点がある。
第５図は、従来の位相同期ループの第二の例を示すブロ
ック図である。
ック図である。
第５図に示す従来例は、被制御信号Ｓｌ・基準信号Ｓｒ
２を入力するＮＯＴ回路１２・１３と、基準信号Ｓｒ２
・ＮＯＴ回路１２出力・応答制御信号Ｓｃ！を入力し信
号Ｓｔｔを出力するＮＡＮＤ回路１４と、応答制御信号
Ｓｅ２を入力するＮＯＴ回路１９と、ＮＯＴ回路１３出
力・ＮＯＴ回路１２出力・ＮＯＴ回路１９出力を入力し
信号揖２を出力するＮＯＲ回路１５と、ｎチャンネルの
ＦＥＴＱ、と、ｎチャンネルのＦＥＴＱ４と、抵抗８意
・Ｒ３と、コンデンサＣ１−Ｃ！と、信号８１４を制御
信号入力端子に入力する電圧制御発振器９と、電圧制御
発振器９の出力を分周し被制御信号Ｓｖ＊として出力す
る分局器１６とを備えて構成されている。ＦＥＴＱ３・
Ｑ４と抵抗Ｒ２・Ｒ３とコンデンサＣ１・Ｃ２と電圧制
御発振器９とは第３図におけるそれらと同様に接続され
ておシ、電圧ＶＤＤ・Ｖ８Ｓの印加も第３図におけると
同時であ、る。ＦＥＴＱ３・Ｑ４の接続点の電位を信号
８１３と命名する。
２を入力するＮＯＴ回路１２・１３と、基準信号Ｓｒ２
・ＮＯＴ回路１２出力・応答制御信号Ｓｃ！を入力し信
号Ｓｔｔを出力するＮＡＮＤ回路１４と、応答制御信号
Ｓｅ２を入力するＮＯＴ回路１９と、ＮＯＴ回路１３出
力・ＮＯＴ回路１２出力・ＮＯＴ回路１９出力を入力し
信号揖２を出力するＮＯＲ回路１５と、ｎチャンネルの
ＦＥＴＱ、と、ｎチャンネルのＦＥＴＱ４と、抵抗８意
・Ｒ３と、コンデンサＣ１−Ｃ！と、信号８１４を制御
信号入力端子に入力する電圧制御発振器９と、電圧制御
発振器９の出力を分周し被制御信号Ｓｖ＊として出力す
る分局器１６とを備えて構成されている。ＦＥＴＱ３・
Ｑ４と抵抗Ｒ２・Ｒ３とコンデンサＣ１・Ｃ２と電圧制
御発振器９とは第３図におけるそれらと同様に接続され
ておシ、電圧ＶＤＤ・Ｖ８Ｓの印加も第３図におけると
同時であ、る。ＦＥＴＱ３・Ｑ４の接続点の電位を信号
８１３と命名する。
第６図は、第５図に示す従来例の動作を説明するための
波形図である。
波形図である。
基準信号Ｓ、２の立上り時刻をｔｌｌ・ｔｌｉ”ｔｌｌ
−−一とし、立下シ時刻をｔ’ｓ・ｔｌフ・ｔ２１−−
−とし、周期をＴとする。被制御信号Ｓｒ２の、立上シ
時刻が１ −１ −１ −−一となっておシ、立下ｔｚ
＋ｓ ｔ。
−−一とし、立下シ時刻をｔ’ｓ・ｔｌフ・ｔ２１−−
−とし、周期をＴとする。被制御信号Ｓｒ２の、立上シ
時刻が１ −１ −１ −−一となっておシ、立下ｔｚ
＋ｓ ｔ。
シ時刻がｔ１４・ｔ１８−−−となっているとする。
応答制御信号Ｓｅ２が状態Ｈである場合、ＮＯＴ回路１
２・１３・１９とＮＡＮＤ回路１４とＮＯＲ回路１５と
の作用によシ信号８＋１・Ｓ！！の波形は、第６図に８
１１ （ｓｃ！＝Ｈ） ・８ｔｚ （８ｃｚ ＝Ｈ）］
として図示するようになる。ＦＥＴＱ３は信号８１１が
状態りのときのみ導通し、ＦＥ’ｒＱ４は信号８１ｍが
状態Ｈのときのみ導通するから、信号Ｓｔ＋は、８１ｓ
（ｓｃ！＝）（）として図示するように、基準信号Ｓ
ｌが状態Ｈである期間の最初に電圧ＶＤＤになシ、被制
御信号５ｖｆｆｉの立上シ時刻に電圧ＶＳＳに変９基準
信号が状態Ｈである期間の最後まで電圧ＶＳＳのままで
ある。基準信号が状態Ｈである期間における信号ＳＸＳ
の平均値と電圧（ＶＤＤ ＋ＶＳＳ ） ／ ２との差
は、この期間の中央の時刻に対する被制御信号５ｖｆｆ
ｉの立上シ時刻の進み・遅れの位相差に比例するから、
この期間において位相差情報となっている。この期間を
位相差検出期間ということにする。ＦＥＴＱ、・Ｑ４は
位相差検出期間において抵抗几、・Ｒ３とコンデンサＣ
電・Ｃ！とから彦る低域ν波回路を駆動するチャージポ
ンプになっている。この低域Ｆ波回路は、位相差検出期
間においてチャージポンプによシ駆動され信号８１１を
平均化し信号８１４として出力する。信号Ｓｔ４によシ
ミ圧制御発振器９の出力位相が制御され、その結果、分
周器１６の出力である被制御信号５ｖｆｉの位相が変化
し、被制御信号Ｓｌは、その立上シ時刻が位相差検出期
間の中央の時刻に一致するように位相同期される。
２・１３・１９とＮＡＮＤ回路１４とＮＯＲ回路１５と
の作用によシ信号８＋１・Ｓ！！の波形は、第６図に８
１１ （ｓｃ！＝Ｈ） ・８ｔｚ （８ｃｚ ＝Ｈ）］
として図示するようになる。ＦＥＴＱ３は信号８１１が
状態りのときのみ導通し、ＦＥ’ｒＱ４は信号８１ｍが
状態Ｈのときのみ導通するから、信号Ｓｔ＋は、８１ｓ
（ｓｃ！＝）（）として図示するように、基準信号Ｓ
ｌが状態Ｈである期間の最初に電圧ＶＤＤになシ、被制
御信号５ｖｆｆｉの立上シ時刻に電圧ＶＳＳに変９基準
信号が状態Ｈである期間の最後まで電圧ＶＳＳのままで
ある。基準信号が状態Ｈである期間における信号ＳＸＳ
の平均値と電圧（ＶＤＤ ＋ＶＳＳ ） ／ ２との差
は、この期間の中央の時刻に対する被制御信号５ｖｆｆ
ｉの立上シ時刻の進み・遅れの位相差に比例するから、
この期間において位相差情報となっている。この期間を
位相差検出期間ということにする。ＦＥＴＱ、・Ｑ４は
位相差検出期間において抵抗几、・Ｒ３とコンデンサＣ
電・Ｃ！とから彦る低域ν波回路を駆動するチャージポ
ンプになっている。この低域Ｆ波回路は、位相差検出期
間においてチャージポンプによシ駆動され信号８１１を
平均化し信号８１４として出力する。信号Ｓｔ４によシ
ミ圧制御発振器９の出力位相が制御され、その結果、分
周器１６の出力である被制御信号５ｖｆｉの位相が変化
し、被制御信号Ｓｌは、その立上シ時刻が位相差検出期
間の中央の時刻に一致するように位相同期される。
応答制御信号Ｓｃ２が状態りである場合は、信号Ｓｔｔ
が状態Ｈに、信号８１２が状態りになるのでＦＥＴＱ、
・Ｑ４は共に遮断状態になる。したがって信号８１４が
ホールドされる、いいかえれば位相同期動作がホールド
される。このように、応答制御信号Ｓｃ！によって第５
図に示す従来例の位相同期動作をホールドすることがで
きる。
が状態Ｈに、信号８１２が状態りになるのでＦＥＴＱ、
・Ｑ４は共に遮断状態になる。したがって信号８１４が
ホールドされる、いいかえれば位相同期動作がホールド
される。このように、応答制御信号Ｓｃ！によって第５
図に示す従来例の位相同期動作をホールドすることがで
きる。
第６図に図示するように応答制御信号Ｓｃ２が位相差検
出期間内の時刻ｈｔに状態Ｈから状態Ｉ、に変化すると
、この位相差検出期ｔｌｓ−ｔｔｙＫおける信号１３の
正して平均値が得られる前に信号１４がホールドされ、
その結果位相同期動作が誤った状態でホールドされるこ
とになる。
出期間内の時刻ｈｔに状態Ｈから状態Ｉ、に変化すると
、この位相差検出期ｔｌｓ−ｔｔｙＫおける信号１３の
正して平均値が得られる前に信号１４がホールドされ、
その結果位相同期動作が誤った状態でホールドされるこ
とになる。
以上説明したように第５図に示す従来例は、応答制御信
号ＳＣ！によシ位相同期動作をホールドすることができ
るが、位相差検出期間内に応答制御信号Ｓｅ２の状態が
変化して、位相同期動作が誤った状態でホールドされる
ことがある。
号ＳＣ！によシ位相同期動作をホールドすることができ
るが、位相差検出期間内に応答制御信号Ｓｅ２の状態が
変化して、位相同期動作が誤った状態でホールドされる
ことがある。
以上説明したように従来の位相同期ループは、位相差検
出期間内に応答制御信号の状態が変化すると、位相差情
報を失ったシ誤まった状態でホールドされたシするとい
う欠点がある。
出期間内に応答制御信号の状態が変化すると、位相差情
報を失ったシ誤まった状態でホールドされたシするとい
う欠点がある。
本発明の目的は、上記欠点を解決して応答制御信号が位
相差検出期間内に状態を変えても位相差情報を失うこと
がなく、正常に動作する位相同期ループを提供すること
にある。
相差検出期間内に状態を変えても位相差情報を失うこと
がなく、正常に動作する位相同期ループを提供すること
にある。
本発明の位相同期ループは、電圧制御発振器の出力信号
またはそれを分周した信号である被制御信号と基準信号
とを位相比較し前記被制御信号の１周期のうちあらかじ
め定めた位相に近接する位相の期間である位相差検出期
間にのみ位相比較結果を出力する位相比較手段の出力で
前記電圧制御発振器を制御することによシ前記被制御信
号を前記基準信号に位相同期させ、外部から入力する応
答制御信号の状態に対応して位相同期動作の応答特性が
切替わる位相同期ループにおいて、前記応答制御信号を
、その変化点が前記位相差検出期間外になるように遅延
させる遅延手段を備えて構成される。
またはそれを分周した信号である被制御信号と基準信号
とを位相比較し前記被制御信号の１周期のうちあらかじ
め定めた位相に近接する位相の期間である位相差検出期
間にのみ位相比較結果を出力する位相比較手段の出力で
前記電圧制御発振器を制御することによシ前記被制御信
号を前記基準信号に位相同期させ、外部から入力する応
答制御信号の状態に対応して位相同期動作の応答特性が
切替わる位相同期ループにおいて、前記応答制御信号を
、その変化点が前記位相差検出期間外になるように遅延
させる遅延手段を備えて構成される。
以下実施例を示す図面を参照して本発明について詳細に
説明する。
説明する。
第１図は、本発明の位相同期ループの第一〇実施例を示
すブロック図である。
すブロック図である。
第１図に示す実施例は、第３図に示す従来例にＮＯＲ回
路４と、Ｄタイプの７リツプフロノプ５とを付加して構
成されている。信号Ｓ１・Ｓ２をＮＯＲ回路４に入力し
その出力である信号Ｓ８を、フリ、プフロップ５のクロ
ック入力端子Ｃに入力する。フリ、プフロ、プ５の、デ
ータ入力端子りに応答制御信号詔を入力し、Ｑ信号端子
Ｑの出力をＯＲ回路７・ＮＯＲ回路８に入力する。
路４と、Ｄタイプの７リツプフロノプ５とを付加して構
成されている。信号Ｓ１・Ｓ２をＮＯＲ回路４に入力し
その出力である信号Ｓ８を、フリ、プフロップ５のクロ
ック入力端子Ｃに入力する。フリ、プフロ、プ５の、デ
ータ入力端子りに応答制御信号詔を入力し、Ｑ信号端子
Ｑの出力をＯＲ回路７・ＮＯＲ回路８に入力する。
第２図は、第１図に示す実施例の動作を説明するための
波形図である。
波形図である。
ＮＯＲ回路４は、第２図に図示するように、時刻ｔ１・
ｔ４・ｔ７−−−に立下シ、時刻ｔ３・ｔ６・１．−−
一に立上る信号Ｓ８を出力する。フリップフロップ５は
信号Ｓ８の立上シ時刻における応答制御信号証の状態を
信号Ｓ８の次の立上シ時刻まで保持する。その結果、フ
リップフロップ５は、応答制御信号ＳＣＩの状態が変化
する時刻をその後の最初の信号Ｓ８の立上９時刻まで遅
延させるように、応答制御信号８Ｃ１が遅延させる。
ｔ４・ｔ７−−−に立下シ、時刻ｔ３・ｔ６・１．−−
一に立上る信号Ｓ８を出力する。フリップフロップ５は
信号Ｓ８の立上シ時刻における応答制御信号証の状態を
信号Ｓ８の次の立上シ時刻まで保持する。その結果、フ
リップフロップ５は、応答制御信号ＳＣＩの状態が変化
する時刻をその後の最初の信号Ｓ８の立上９時刻まで遅
延させるように、応答制御信号８Ｃ１が遅延させる。
応答制御信号Ｓｃｘが７リツプ７０ツブ５によって遅延
されて０几回路７・ＮＯＲ，回路８に入力するという点
を除いて第１図に示す実施例の動作は第３図に示す従来
例の動作と同じである。
されて０几回路７・ＮＯＲ，回路８に入力するという点
を除いて第１図に示す実施例の動作は第３図に示す従来
例の動作と同じである。
第２図に図示するように応答制御信号Ｓｅｔが位相差検
出期間内の時刻ｔｔｏに状態りから状態Ｈに変化すると
、７す、ラフ０．プ５の出力は時刻ｔ６に同じように変
化する。その結果、ＦＥＴＱ、・Ｑ４からなるチャージ
ポンプは、この位相差検出期間ｔ５〜ｔ６の全期間にお
いて駆動出力として信号Ｓ６を出力し、この期間の終了
時に駆動能力を失う。この例に見られるように、フリッ
プフロップ５の出力が状態を変えるのは位相差検出期間
の終了時であるから、応答制御信号荘が位相差検出期間
内に状態を変えてもこの位相差検出期間に得た位相差情
報が失われることはない。
出期間内の時刻ｔｔｏに状態りから状態Ｈに変化すると
、７す、ラフ０．プ５の出力は時刻ｔ６に同じように変
化する。その結果、ＦＥＴＱ、・Ｑ４からなるチャージ
ポンプは、この位相差検出期間ｔ５〜ｔ６の全期間にお
いて駆動出力として信号Ｓ６を出力し、この期間の終了
時に駆動能力を失う。この例に見られるように、フリッ
プフロップ５の出力が状態を変えるのは位相差検出期間
の終了時であるから、応答制御信号荘が位相差検出期間
内に状態を変えてもこの位相差検出期間に得た位相差情
報が失われることはない。
以上説明したように第１図に示す実施例は、第３図に示
す従来例と同様に応答制御信号＆！によシ位相同期動作
の応答速度を切替制御でき、しかも応答制御信号Ｓｅｔ
が位相検出期間内に状態を変えても位相差情報が失われ
ることはない。
す従来例と同様に応答制御信号＆！によシ位相同期動作
の応答速度を切替制御でき、しかも応答制御信号Ｓｅｔ
が位相検出期間内に状態を変えても位相差情報が失われ
ることはない。
なお、単安定マルチバイブレータが発生する信号Ｓ２の
状態Ｈである長さは一定長であることが必要であるが、
必ずしも′ｆ／２である必要はなく、位相差検出期間と
して許容できる時間幅が過小にならない範囲で長くした
シ短くしたりしてもよい。
状態Ｈである長さは一定長であることが必要であるが、
必ずしも′ｆ／２である必要はなく、位相差検出期間と
して許容できる時間幅が過小にならない範囲で長くした
シ短くしたりしてもよい。
第７図は、本発明の位相同期ループの第二の実施例を示
すブロック図である。
すブロック図である。
第７図に示す実施例は、第５図に示す従来例にＤタイプ
のフリップフロップ１１とＮＯＴ回路１８とを付加しＮ
ＯＴ回路１９を取除いて構成されている。被制御信号Ｓ
ｖ２をＮＯＴ回路１８に入力する。フリ、プフロップ１
１の、クロック入力端子ＣにＮＯＴ回路１８の出力を入
力し、データ入力端子りに応答制御信号Ｓｃｘを入力し
、Ｑ信号端子Ｑ−Ｑ信号端子Ｑの出力をＮＡＮＤ回路１
４・ＮＯＲ回路１５に入力する。
のフリップフロップ１１とＮＯＴ回路１８とを付加しＮ
ＯＴ回路１９を取除いて構成されている。被制御信号Ｓ
ｖ２をＮＯＴ回路１８に入力する。フリ、プフロップ１
１の、クロック入力端子ＣにＮＯＴ回路１８の出力を入
力し、データ入力端子りに応答制御信号Ｓｃｘを入力し
、Ｑ信号端子Ｑ−Ｑ信号端子Ｑの出力をＮＡＮＤ回路１
４・ＮＯＲ回路１５に入力する。
第８図は、第７図に示す実施例の動作を説明するための
波形図である。
波形図である。
フリップフロップ１１は（ＮＯＴ回路１８の作用によシ
）被制御信号８ｖ２の立下夛時刻における応答制御信号
３ｃ２の状態を被制御信号Ｓｖ２の次の立下り時刻まで
Ｑ信号として保持する。その結果、フリップフロップ１
１は、応答制御信号ＳＣ２の状態が変化する時刻をその
後の最初の被制御信号Ｓｖ２の立下）時刻まで遅延させ
るように、応答制御信号ＳＨｔを遅延させる。フリップ
フロ、プ１１のＱ信号は同様に遅延させた応答制御信号
Ｓｃｚの反転値になっている。
）被制御信号８ｖ２の立下夛時刻における応答制御信号
３ｃ２の状態を被制御信号Ｓｖ２の次の立下り時刻まで
Ｑ信号として保持する。その結果、フリップフロップ１
１は、応答制御信号ＳＣ２の状態が変化する時刻をその
後の最初の被制御信号Ｓｖ２の立下）時刻まで遅延させ
るように、応答制御信号ＳＨｔを遅延させる。フリップ
フロ、プ１１のＱ信号は同様に遅延させた応答制御信号
Ｓｃｚの反転値になっている。
応答制御信号８ｃｚがフリップフロ、プＩＩＫよって遅
延されてＮＡＮＤ回路１４に入力し、ま九応答制御信号
Ｓｅｔの反転値も同様に遅延されてＮＯ九回路１５に入
力するという点を除いて第７図に示す実施例の動作は第
５図に示す従来例の動作と同じである。
延されてＮＡＮＤ回路１４に入力し、ま九応答制御信号
Ｓｅｔの反転値も同様に遅延されてＮＯ九回路１５に入
力するという点を除いて第７図に示す実施例の動作は第
５図に示す従来例の動作と同じである。
第８図に図示するように応答制御信号ＳＣ２が位相差検
出期間内の時刻ｔｚ！に状態Ｈから状態りに変化すると
、フリップフロップ１１のＱ出力は時刻ｔ１ｇに同じよ
うに変化し、Ｑ出力はこの時刻に状態りから状態ＨｉＣ
変化する。ＦＥＴＱ、・Ｑ４からなるチャージポンプは
、この位相差検出期間ｔｔｓ〜ｔｉｔにおいて駆動出力
として信号８１５を出力する。その結果、この位相差検
出期間における８１５の正しい平均値が信号８１４とし
て得られる。
出期間内の時刻ｔｚ！に状態Ｈから状態りに変化すると
、フリップフロップ１１のＱ出力は時刻ｔ１ｇに同じよ
うに変化し、Ｑ出力はこの時刻に状態りから状態ＨｉＣ
変化する。ＦＥＴＱ、・Ｑ４からなるチャージポンプは
、この位相差検出期間ｔｔｓ〜ｔｉｔにおいて駆動出力
として信号８１５を出力する。その結果、この位相差検
出期間における８１５の正しい平均値が信号８１４とし
て得られる。
この例に見られるように、７す、プフロップ１１のＱ信
号・Ｑ信号が状態を変えるのは位相差検出期間外である
ので、応答制御信号Ｓｃ２が位相差検出期間内に状態を
変えてもこの位相差検出期間全域にわたってチャージポ
ンプは駆動を続け、信号８１５の正しい平均値が信号８
１４として得られ、位相同期動作が誤った状態でホール
ドされることはない。
号・Ｑ信号が状態を変えるのは位相差検出期間外である
ので、応答制御信号Ｓｃ２が位相差検出期間内に状態を
変えてもこの位相差検出期間全域にわたってチャージポ
ンプは駆動を続け、信号８１５の正しい平均値が信号８
１４として得られ、位相同期動作が誤った状態でホール
ドされることはない。
以上説明したように第７図に示す実施例は、第５図に示
す従来例と同様に応答制御信号Ｓｃ２により位相同期動
作をホールドすることができ、しかも応答制御信号Ｓｃ
ｘが位相差検出期間内に状態を変えても位相同期動作が
誤った状態でホールドされることはない。
す従来例と同様に応答制御信号Ｓｃ２により位相同期動
作をホールドすることができ、しかも応答制御信号Ｓｃ
ｘが位相差検出期間内に状態を変えても位相同期動作が
誤った状態でホールドされることはない。
以上詳細に説明したように本発明の位相同期ループは、
外部から入力する応答制御信号によって位相同期動作の
応答特性を切替制御することができ、しかも応答制御信
号の状態が変るタイミングによって位相差情報が失われ
たシ位相同期動作が誤った状態でホールドされたシする
ことがないという効果がある。
外部から入力する応答制御信号によって位相同期動作の
応答特性を切替制御することができ、しかも応答制御信
号の状態が変るタイミングによって位相差情報が失われ
たシ位相同期動作が誤った状態でホールドされたシする
ことがないという効果がある。
第１図は、本発明の位相同期ループの第一の実施例を示
すブロック図、 第２図は、第１図に示す実施例の動作を説明するための
波形図、 第３図・第５図は、従来の位相同期ループの第一・第二
の例を示すブロック図、 第４図・第６図は、第３図・第５図に示す従来例の動作
を説明するための波形図、 第７図は、本発明の位相同期ループの第二の実施例を示
すブロック、 第８図は、第７図に示す実施例の動作を説明するための
波形図である。 ３・・・・・・位相比較器、５・・・・・・スリップフ
ロップ、９・・・・・・電圧制御発振器、１０・・・・
・・カクンタ。 、３：ノクシ１■νじ４咬シ吃； δｔ −Ｊｚ
： イ３等４ ノ５：？：庄・啓辛１１卿４Ｉ奇
多、Ｓとｌ：羞ｊ−伯５う′ δＶｌ：掠−Ｉ
ＦＩ］御心≧筆チ ＶｔＨｙ・陶：τ延茅 Ｉ
図 ｆ；、ｔ。 茅 ２ 箇 芽 ３Ｉ！ｒ ぺ／Ｄ Ｔ：乳用 、ｉｔ〜ノｌρ：埼うＪ 矛４ 國 、５７１Ｊ／４’、ｊｅｙ”ｉ ＳＣ２ニオ赫’ｌＸ
Ｅ’Ｐ佑”４；Ｅｐｘ ： ’７ｋ”ＰＭ４ 、
Ｓｖｚ ： Ａワ自５５トリｆｆＴｌイ＊Ｖ し４
ｙｏ □１ａｓｓ ：’ｉｉこ１１三葎 ５ 図 Ｔ：ｍＳ ノＩＩ”−と２ｚ二日チを刺少存
乙 膠４ ／／−７リツ１′７ひ／７° ５ｔｔ−成２
・、５°＞ａ−Ｓノ５ ：汐多き２ヌマｃｚ： ７Ａ−
ント斗）１ネきｙ＜忽１ン δｒＺニジ各）糟４
をショ２ 、δン２；ノＡ６シリ／ａジ承酌琴ＶＤθ
・殆！電工 、＄ ７ Ｉ！ｔ Ｔ：ＭノリＴ ｔ／／へ４ｚ：ａｒｔ亥り芽
３ 団
すブロック図、 第２図は、第１図に示す実施例の動作を説明するための
波形図、 第３図・第５図は、従来の位相同期ループの第一・第二
の例を示すブロック図、 第４図・第６図は、第３図・第５図に示す従来例の動作
を説明するための波形図、 第７図は、本発明の位相同期ループの第二の実施例を示
すブロック、 第８図は、第７図に示す実施例の動作を説明するための
波形図である。 ３・・・・・・位相比較器、５・・・・・・スリップフ
ロップ、９・・・・・・電圧制御発振器、１０・・・・
・・カクンタ。 、３：ノクシ１■νじ４咬シ吃； δｔ −Ｊｚ
： イ３等４ ノ５：？：庄・啓辛１１卿４Ｉ奇
多、Ｓとｌ：羞ｊ−伯５う′ δＶｌ：掠−Ｉ
ＦＩ］御心≧筆チ ＶｔＨｙ・陶：τ延茅 Ｉ
図 ｆ；、ｔ。 茅 ２ 箇 芽 ３Ｉ！ｒ ぺ／Ｄ Ｔ：乳用 、ｉｔ〜ノｌρ：埼うＪ 矛４ 國 、５７１Ｊ／４’、ｊｅｙ”ｉ ＳＣ２ニオ赫’ｌＸ
Ｅ’Ｐ佑”４；Ｅｐｘ ： ’７ｋ”ＰＭ４ 、
Ｓｖｚ ： Ａワ自５５トリｆｆＴｌイ＊Ｖ し４
ｙｏ □１ａｓｓ ：’ｉｉこ１１三葎 ５ 図 Ｔ：ｍＳ ノＩＩ”−と２ｚ二日チを刺少存
乙 膠４ ／／−７リツ１′７ひ／７° ５ｔｔ−成２
・、５°＞ａ−Ｓノ５ ：汐多き２ヌマｃｚ： ７Ａ−
ント斗）１ネきｙ＜忽１ン δｒＺニジ各）糟４
をショ２ 、δン２；ノＡ６シリ／ａジ承酌琴ＶＤθ
・殆！電工 、＄ ７ Ｉ！ｔ Ｔ：ＭノリＴ ｔ／／へ４ｚ：ａｒｔ亥り芽
３ 団
Claims (3)
- （１）電圧制御発振器の出力信号またはそれを分周した
信号である被制御信号と基準信号とを位相比較し前記被
制御信号の１周期のうちあらかじめ定めた位相に近接す
る位相の期間である位相差検出期間にのみ位相比較結果
を出力する位相比較手段の出力で前記電圧制御発振器を
制御することにより前記被制御信号を前記基準信号に位
相同期させ、外部から入力する応答制御信号の状態に対
応して位相同期動作の応答特性が切替わる位相同期ルー
プにおいて、前記応答制御信号を、その変化点が前記位
相差検出期間外になるように遅延させる遅延手段を備え
ることを特徴とする位相同期ループ。 - （２）位相比較手段は被制御信号に同期して周期的に立
下る第一の信号と基準信号に周期して立下る第二の信号
との立下り時刻の間の期間を位相差検出期間としこれら
両立下り時刻の前後関係に対応して異なる信号を位相比
較結果として出力し、遅延手段は応答制御信号を入力と
し前記第一・第二の信号の否定和をクロックとするＤフ
リップフロップである特許請求の範囲第１項記載の位相
同期ループ。 - （３）位相比較手段は２値信号である基準信号があらか
じめ定めたいずれか一方の状態である期間を位相差検出
期間としこの位相差検出期間の開始時から被制御信号の
立上り時刻または立下り時刻のうちあらかじめ定めたい
ずれか一方の時間までとこの時間から前記位相差検出期
間の終了時までとで異なる信号を比相比較結果として出
力し、遅延手段は前記被制御信号の前記立上り時刻また
は前記立下り時刻のうち他方の時刻をクロックの立上り
時刻とし応答制御信号を入力とするＤフリップフロップ
である特許請求の範囲第１項記載の位相同期ループ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61059956A JPH0787362B2 (ja) | 1986-03-17 | 1986-03-17 | 位相同期ル−プ |
| US07/026,811 US4774479A (en) | 1986-03-17 | 1987-03-17 | Phase locked loop circuit |
| EP87103845A EP0238041B1 (en) | 1986-03-17 | 1987-03-17 | Phase locked loop circuit |
| DE3751937T DE3751937T2 (de) | 1986-03-17 | 1987-03-17 | Phasenregelschleifenschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61059956A JPH0787362B2 (ja) | 1986-03-17 | 1986-03-17 | 位相同期ル−プ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62216420A true JPS62216420A (ja) | 1987-09-24 |
| JPH0787362B2 JPH0787362B2 (ja) | 1995-09-20 |
Family
ID=13128109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61059956A Expired - Lifetime JPH0787362B2 (ja) | 1986-03-17 | 1986-03-17 | 位相同期ル−プ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4774479A (ja) |
| EP (1) | EP0238041B1 (ja) |
| JP (1) | JPH0787362B2 (ja) |
| DE (1) | DE3751937T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6218875B1 (en) | 1998-04-16 | 2001-04-17 | Nec Corporation | High speed lock-up phase locked loop circuit |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8702424A (nl) * | 1987-10-12 | 1989-05-01 | Philips Nv | Oscillatorschakeling met een faseregellus. |
| EP0334980B1 (de) * | 1988-03-30 | 1993-05-26 | Deutsche ITT Industries GmbH | Filterschaltung |
| US4885553A (en) * | 1988-11-30 | 1989-12-05 | Motorola, Inc. | Continuously adaptive phase locked loop synthesizer |
| DE3912837A1 (de) * | 1989-04-19 | 1990-10-25 | Thomson Brandt Gmbh | Regelschaltung |
| JP2879763B2 (ja) * | 1989-06-27 | 1999-04-05 | ソニー株式会社 | Ｐｌｌのチャージポンプ回路 |
| US4975650A (en) * | 1989-07-24 | 1990-12-04 | Motorola, Inc. | Phase detector |
| EP0520558A1 (en) * | 1991-06-27 | 1992-12-30 | Koninklijke Philips Electronics N.V. | Phase locked loop and digital phase comparator for use in a phase-locked loop |
| US5357216A (en) * | 1993-01-13 | 1994-10-18 | National Semiconductor Corporation | Current sourcing and sinking circuit for driving a VCO charge pump |
| FR2702317A1 (fr) * | 1993-03-03 | 1994-09-09 | Philips Composants | Circuit pompe de charge à faible consommation, faible bruit et synthétiseur de fréquence équipé d'un tel circuit. |
| US5740213A (en) * | 1994-06-03 | 1998-04-14 | Dreyer; Stephen F. | Differential charge pump based phase locked loop or delay locked loop |
| US5473283A (en) * | 1994-11-07 | 1995-12-05 | National Semiconductor Corporation | Cascode switched charge pump circuit |
| US5504790A (en) * | 1994-12-09 | 1996-04-02 | Conner Peripherals, Inc. | Digital data phase detector |
| JP3418712B2 (ja) * | 2000-09-29 | 2003-06-23 | 富士通カンタムデバイス株式会社 | 位相比較回路 |
| US7091759B2 (en) * | 2004-06-01 | 2006-08-15 | Skyworks Solutions, Inc. | Loop filter integration in phase-locked loops |
| US9229050B2 (en) * | 2011-08-09 | 2016-01-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | BIST circuit for phase measurement |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843930A (ja) * | 1981-08-20 | 1983-03-14 | デイビ−・マツキ−・（ロンドン）・リミテツド | 触媒水素添加 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4316150A (en) * | 1980-01-09 | 1982-02-16 | Tektronix, Inc. | Phase locked loop including phase detector system controlled by enable pulses |
| CA1247202A (en) * | 1984-06-11 | 1988-12-20 | John M. Yarborough | Phase detector and pll-circuit comprising such phase detector |
-
1986
- 1986-03-17 JP JP61059956A patent/JPH0787362B2/ja not_active Expired - Lifetime
-
1987
- 1987-03-17 DE DE3751937T patent/DE3751937T2/de not_active Expired - Fee Related
- 1987-03-17 EP EP87103845A patent/EP0238041B1/en not_active Expired - Lifetime
- 1987-03-17 US US07/026,811 patent/US4774479A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843930A (ja) * | 1981-08-20 | 1983-03-14 | デイビ−・マツキ−・（ロンドン）・リミテツド | 触媒水素添加 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6218875B1 (en) | 1998-04-16 | 2001-04-17 | Nec Corporation | High speed lock-up phase locked loop circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US4774479A (en) | 1988-09-27 |
| EP0238041B1 (en) | 1996-10-30 |
| EP0238041A3 (en) | 1989-03-15 |
| EP0238041A2 (en) | 1987-09-23 |
| DE3751937T2 (de) | 1997-05-22 |
| JPH0787362B2 (ja) | 1995-09-20 |
| DE3751937D1 (de) | 1996-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62216420A (ja) | 位相同期ル−プ | |
| US5834950A (en) | Phase detector which eliminates frequency ripple | |
| US3684967A (en) | Automatic control of position and width of a tracking window in a data recovery system | |
| JPS6292686A (ja) | ビデオテ−プレコ−ダのスロ−再生装置 | |
| US4606053A (en) | Bi-phase decoder | |
| US4743857A (en) | Digital/analog phase-locked oscillator | |
| JPS63213168A (ja) | データスムーザ | |
| US4754225A (en) | Phase comparator insensitive to clock asymmetry | |
| EP0241561B1 (en) | Circuit for generating brake pulses | |
| US4246545A (en) | Data signal responsive phase locked loop using averaging and initializing techniques | |
| US3421093A (en) | Detector for pulse code modulated signals with feedback for baseline correction | |
| US3424966A (en) | Synchronous servo loop control system | |
| US3405391A (en) | Double frequency detection system | |
| US5093581A (en) | Circuitry for generating pulses of variable widths from binary input data | |
| JPH0510278Y2 (ja) | ||
| US3597707A (en) | Variable sample periodic hold electronic delay network | |
| JPH02132682A (ja) | ディスク装置のデータ復調回路 | |
| JPH0331016B2 (ja) | ||
| JP3505802B2 (ja) | 位相同期回路、ワンショットパルス発生回路及び信号処理装置 | |
| JPS5963821A (ja) | トランジシヨンデイテクタ回路 | |
| JPH03283056A (ja) | 磁気ディスク装置 | |
| JPH01286175A (ja) | ディスク装置 | |
| JPS63864A (ja) | クロツク再生回路 | |
| JPH0482056A (ja) | データセパレータ回路 | |
| JPS583102A (ja) | 再生信号の時間軸補正装置 |