JPH0482056A - データセパレータ回路 - Google Patents
データセパレータ回路Info
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- JPH0482056A JPH0482056A JP19560790A JP19560790A JPH0482056A JP H0482056 A JPH0482056 A JP H0482056A JP 19560790 A JP19560790 A JP 19560790A JP 19560790 A JP19560790 A JP 19560790A JP H0482056 A JPH0482056 A JP H0482056A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- phase
- delay
- signal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 22
- 230000003111 delayed effect Effects 0.000 claims abstract description 6
- 230000010355 oscillation Effects 0.000 claims description 26
- 239000003990 capacitor Substances 0.000 claims description 6
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は磁気ティスフ装置に使用され、入力するデータ
の位相の余裕度を外部から制御するためのデータセパレ
ータ回路に関する。
の位相の余裕度を外部から制御するためのデータセパレ
ータ回路に関する。
磁気ディスク装置に使用されている従来のデータセパド
ータ回路は、磁気ディスク装置の記録媒体く磁気ディス
ク）から読出したデータの位相の余裕度を検査するため
、数種類の遅延時間の遅延回路を用意し、それらのなか
から所望の遅延時間の遅延回路を選択して磁気ディスク
から読出したデータの位相の余裕度の検査を行っている
。
ータ回路は、磁気ディスク装置の記録媒体く磁気ディス
ク）から読出したデータの位相の余裕度を検査するため
、数種類の遅延時間の遅延回路を用意し、それらのなか
から所望の遅延時間の遅延回路を選択して磁気ディスク
から読出したデータの位相の余裕度の検査を行っている
。
上述したような磁気ディスク装置の従来のデータセパド
ータ回路は、磁気ティスフの転送速度が変化すると、入
力するデータの位相の余裕の割合が一定でなくなるとい
う欠点がある。
ータ回路は、磁気ティスフの転送速度が変化すると、入
力するデータの位相の余裕の割合が一定でなくなるとい
う欠点がある。
本発明が解決しようとする課題、すなわち本発明の目的
は、上述のような従来のデータセパレータ回路の欠点を
解消して、磁気ディスクの転送速度の変化に対応して遅
延回路の遅延時間を変化させることにより、入力するデ
ータの位相の余裕の割合を一定にすることが可能なデー
タセパレータ回路を提供することにある。
は、上述のような従来のデータセパレータ回路の欠点を
解消して、磁気ディスクの転送速度の変化に対応して遅
延回路の遅延時間を変化させることにより、入力するデ
ータの位相の余裕の割合を一定にすることが可能なデー
タセパレータ回路を提供することにある。
本発明のデータセパレータ回路は、磁気ディスク装置の
記録媒体から読出したデータに位相同期した信号を発振
するする位相同期発振回路と、複数個の遅延回路を直列
に接続した電圧によって遅延時間を制御可能な第一遅延
回路群と、前記遅延回路を１個または２個以上直列に接
続した複数群の第二遅延回路群〜第ｎ遅延回路群と、前
記位相同期発振回路の出力クロック信号と前記位相同期
発振回路の出力クロック信号を前記第一遅延回路群によ
って遅延させた信号との位相を比較してその位相差に対
応した電圧を発生して前記第一〜第ｎ遅延回路群に送出
する位相比較回路と、前記記録媒体から読出したデータ
と前記記録媒体から読出したデータを前記第二遅延回路
群〜第ｎ遅延回路群によって遅延させた信号とのなかか
ら一つの信号を選択するセレクタ回路と、前記位相同期
発振回路の出力クロック信号によって前記セレクタ回路
の出力信号の位相を前記位相同期発振回路の出力クロッ
ク信号に揃える位相弁別回路とを備えているものであり
、特に、前記遅延回路が、データ入力端子と前記データ
入力端子に接続された第一のバッファ回路と、前記第一
のバッファ回路および制御信号入力端子に接続されたＭ
ＯＳトランジスタと、前記ＭＯＳＦ−ランジスタと出力
端子との間に接続された第二のバッファ回路と、前記Ｍ
Ｏ３）−ランジスタと接地端子との間にに接続されたコ
ンデンサとを有するものである。
記録媒体から読出したデータに位相同期した信号を発振
するする位相同期発振回路と、複数個の遅延回路を直列
に接続した電圧によって遅延時間を制御可能な第一遅延
回路群と、前記遅延回路を１個または２個以上直列に接
続した複数群の第二遅延回路群〜第ｎ遅延回路群と、前
記位相同期発振回路の出力クロック信号と前記位相同期
発振回路の出力クロック信号を前記第一遅延回路群によ
って遅延させた信号との位相を比較してその位相差に対
応した電圧を発生して前記第一〜第ｎ遅延回路群に送出
する位相比較回路と、前記記録媒体から読出したデータ
と前記記録媒体から読出したデータを前記第二遅延回路
群〜第ｎ遅延回路群によって遅延させた信号とのなかか
ら一つの信号を選択するセレクタ回路と、前記位相同期
発振回路の出力クロック信号によって前記セレクタ回路
の出力信号の位相を前記位相同期発振回路の出力クロッ
ク信号に揃える位相弁別回路とを備えているものであり
、特に、前記遅延回路が、データ入力端子と前記データ
入力端子に接続された第一のバッファ回路と、前記第一
のバッファ回路および制御信号入力端子に接続されたＭ
ＯＳトランジスタと、前記ＭＯＳＦ−ランジスタと出力
端子との間に接続された第二のバッファ回路と、前記Ｍ
Ｏ３）−ランジスタと接地端子との間にに接続されたコ
ンデンサとを有するものである。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
本実施例は、位相同期発振回路１と、位相比較回路２と
、セレクタ回路３と、位相弁別回路４と、データ入力端
子５と、セレクタ制御信号入力端子６および７と、デー
タ入力端子８と、クロック出力端子９と、遅延回路１０
〜１６とを有している。
、セレクタ回路３と、位相弁別回路４と、データ入力端
子５と、セレクタ制御信号入力端子６および７と、デー
タ入力端子８と、クロック出力端子９と、遅延回路１０
〜１６とを有している。
データ入力端子５は、位相同期発振回路１と遅延回路１
４と遅延回路１６とセレクタ回路３とに接続され５位相
同期発振回路１は、遅延回路１０と位相比較回路２と位
相弁別回路４とに接続され、遅延回路１０は遅延回路１
１に接続され、遅延回路１１は遅延回路１２に接続され
、遅延回路１２は遅延回路１３に接続され、遅延回路１
３は位相比較回路２に接続され、位相比較回路２は遅延
回路１０〜１６に接続され、遅延回路１４は遅延回路】
５に接続され、遅延回路１５および遅延回路１６はセレ
クタ回路３に接続され、セレクタ回路３は位相弁別回路
４に接続され、位相弁別回路４はデータ入力端子８とク
ロ・ツク出力端子９とに接続され、セレクタ制御信号入
力端子６および７はセレクタ回路３に接続されている。
４と遅延回路１６とセレクタ回路３とに接続され５位相
同期発振回路１は、遅延回路１０と位相比較回路２と位
相弁別回路４とに接続され、遅延回路１０は遅延回路１
１に接続され、遅延回路１１は遅延回路１２に接続され
、遅延回路１２は遅延回路１３に接続され、遅延回路１
３は位相比較回路２に接続され、位相比較回路２は遅延
回路１０〜１６に接続され、遅延回路１４は遅延回路】
５に接続され、遅延回路１５および遅延回路１６はセレ
クタ回路３に接続され、セレクタ回路３は位相弁別回路
４に接続され、位相弁別回路４はデータ入力端子８とク
ロ・ツク出力端子９とに接続され、セレクタ制御信号入
力端子６および７はセレクタ回路３に接続されている。
第２図は第１図の実施例の遅延回路の詳細を示す回路図
である。
である。
遅延回路１０〜１６は、データ入力端子２０と、制御信
号入力端子２１と、出力端子２２と、バッファ回路２３
および２６と、ＭＯ３ｔ−ランジスタ２４と、コンデン
サ２５と、接地端子２７とを有している。
号入力端子２１と、出力端子２２と、バッファ回路２３
および２６と、ＭＯ３ｔ−ランジスタ２４と、コンデン
サ２５と、接地端子２７とを有している。
データ入力端子２０はバッファ回路２３に接続され、バ
ッファ回路２３はＭＯＳトランジスタ２４に接続され、
ＭＯＳ）−ランシスタ２４はバッファ回路２６およびコ
ンデンサ２５の一方の端子に接続され、コンデンサ２５
の他方の端子は接地端子２７に接続され、バッファ回路
２６は出力端子２２に接続され、制御信号入力端子２１
はＭＯＳ）−ランジスタ２４に接続されている。
ッファ回路２３はＭＯＳトランジスタ２４に接続され、
ＭＯＳ）−ランシスタ２４はバッファ回路２６およびコ
ンデンサ２５の一方の端子に接続され、コンデンサ２５
の他方の端子は接地端子２７に接続され、バッファ回路
２６は出力端子２２に接続され、制御信号入力端子２１
はＭＯＳ）−ランジスタ２４に接続されている。
次に、上述のように構成した本実施例の動作について説
明する。
明する。
位相同期発振回路１がデータ入力端子５から入力する磁
気ディスク装置の記録媒体から読出したデータ（読出し
データ）に位相同期しているときは、位相同期発振回路
１の出力クロック信号の周期は、読出しデータの時間窓
（時間窓とは、この中にデータが存在するときは１°′
、存在しないときは０“°を示すデータ弁別のための時
間である。）になっている。この位相同期発振回路１の
出力クロック信号が遅延回路１０〜１３を通過して位相
比較回路２に入力する信号の位相と、位相同期発振回路
１から直接位相比較回路２に入力する信号の位相とは等
しくなっている。なぜなら、第２図に示すように、遅延
回路１０〜１３は、制御信号入力端子２１に加えられる
電圧か高くなると、ＭＯＳトランジスタ２４のオン抵抗
が小さくなって遅延時間が小さくなり、また制御信号入
力端子２１に加えられる電圧が低くなると、ＭＯＳトラ
ンジスタ２４のオン抵抗が大きくなって遅延時間が大き
くなるため、遅延回路１３の出力信号の位相が位相同期
発振回路１の出力クロック信号の位相よりも進んでいる
ときは位相比較回路２の出力電圧が下って遅延回路１０
〜１３の遅延時間が大きくなり、遅延回路１３の出力信
号の位相が遅れて位相同期発振回路１の出力クロック信
号の位相と等しくなるためである。逆に遅延回路１３の
出力信号の位相が位相同期発振回路１の出力クロック信
号の位相よりも遅れでいるときは位相比較回路２の出力
電圧が上って遅延回路１０〜１３の遅延時間が大きくな
り、遅延回路１３の出力信号の位相が進んで位相同期発
振回路１の出力クロック信号の位相と等しくなる。
気ディスク装置の記録媒体から読出したデータ（読出し
データ）に位相同期しているときは、位相同期発振回路
１の出力クロック信号の周期は、読出しデータの時間窓
（時間窓とは、この中にデータが存在するときは１°′
、存在しないときは０“°を示すデータ弁別のための時
間である。）になっている。この位相同期発振回路１の
出力クロック信号が遅延回路１０〜１３を通過して位相
比較回路２に入力する信号の位相と、位相同期発振回路
１から直接位相比較回路２に入力する信号の位相とは等
しくなっている。なぜなら、第２図に示すように、遅延
回路１０〜１３は、制御信号入力端子２１に加えられる
電圧か高くなると、ＭＯＳトランジスタ２４のオン抵抗
が小さくなって遅延時間が小さくなり、また制御信号入
力端子２１に加えられる電圧が低くなると、ＭＯＳトラ
ンジスタ２４のオン抵抗が大きくなって遅延時間が大き
くなるため、遅延回路１３の出力信号の位相が位相同期
発振回路１の出力クロック信号の位相よりも進んでいる
ときは位相比較回路２の出力電圧が下って遅延回路１０
〜１３の遅延時間が大きくなり、遅延回路１３の出力信
号の位相が遅れて位相同期発振回路１の出力クロック信
号の位相と等しくなるためである。逆に遅延回路１３の
出力信号の位相が位相同期発振回路１の出力クロック信
号の位相よりも遅れでいるときは位相比較回路２の出力
電圧が上って遅延回路１０〜１３の遅延時間が大きくな
り、遅延回路１３の出力信号の位相が進んで位相同期発
振回路１の出力クロック信号の位相と等しくなる。
遅延回路１０〜１６が同じ定数であるとすると、１個の
遅延回路の遅延時間は、位相同期発振回路］の出力クロ
ック信号の周期の２５％となり、従って時間窓の２５％
となる。位相弁別回路４に入力するデータが、セレクタ
制御信号入力端子６および７を介してセレクタ回路３に
入力するにセレクタ制御信号によって遅延回路１６の出
力信号を選択されているときは、読出しデータの位相の
余裕度が最大になり、位相弁別回路４に入力するデータ
がセレクタ回路３によって遅延回路１５の出力信号を選
択されているときは、読出しデータの位相の余裕度が時
間窓に対して遅れ方向に２５％に小さくなり、位相弁別
回路４に入力するデータがセレクタ回路３によって読出
しデータを直接選択されているときは、読出しデータの
位相の余裕度が時間窓に対して進み方向に２５％に小さ
くなる。
遅延回路の遅延時間は、位相同期発振回路］の出力クロ
ック信号の周期の２５％となり、従って時間窓の２５％
となる。位相弁別回路４に入力するデータが、セレクタ
制御信号入力端子６および７を介してセレクタ回路３に
入力するにセレクタ制御信号によって遅延回路１６の出
力信号を選択されているときは、読出しデータの位相の
余裕度が最大になり、位相弁別回路４に入力するデータ
がセレクタ回路３によって遅延回路１５の出力信号を選
択されているときは、読出しデータの位相の余裕度が時
間窓に対して遅れ方向に２５％に小さくなり、位相弁別
回路４に入力するデータがセレクタ回路３によって読出
しデータを直接選択されているときは、読出しデータの
位相の余裕度が時間窓に対して進み方向に２５％に小さ
くなる。
このように、磁気ディスクの転送速度が変化しても、時
間窓の大きさがその転送速度に応じて変化するため、読
出しデータの位相の余裕度を時間窓の２５％で検査する
ことができる。
間窓の大きさがその転送速度に応じて変化するため、読
出しデータの位相の余裕度を時間窓の２５％で検査する
ことができる。
以上説明したように、本発明のデータセパレータ回路は
、磁気ティスフの転送速度の変化に応じて遅延回路の遅
延時間を変化させることにより、入力するデータの位相
の余裕度を時間窓に対して一定の割合で検査することが
できるという効果がある。
、磁気ティスフの転送速度の変化に応じて遅延回路の遅
延時間を変化させることにより、入力するデータの位相
の余裕度を時間窓に対して一定の割合で検査することが
できるという効果がある。
信号入力端子、２２・・・・−・出力端子、２３−２６
・・・°゛バフフフ回路２４−・・・−・ＭＯＳ）−ラ
ンジスタ、２５・・・・・・コンデンサ、２７・・・・
・−接地端子。
・・・°゛バフフフ回路２４−・・・−・ＭＯＳ）−ラ
ンジスタ、２５・・・・・・コンデンサ、２７・・・・
・−接地端子。
Claims (1)
- 【特許請求の範囲】 １、磁気ディスク装置の記録媒体から読出したデータに
位相同期した信号を発振するする位相同期発振回路と、
複数個の遅延回路を直列に接続した電圧によって遅延時
間を制御可能な第一遅延回路群と、前記遅延回路を１個
または２個以上直列に接続した複数群の第二遅延回路群
〜第ｎ遅延回路群と、前記位相同期発振回路の出力クロ
ック信号と前記位相同期発振回路の出力クロック信号を
前記第一遅延回路群によって遅延させた信号との位相を
比較してその位相差に対応した電圧を発生して前記第一
〜第ｎ遅延回路群に送出する位相比較回路と、前記記録
媒体から読出したデータと前記記録媒体から読出したデ
ータを前記第二遅延回路群〜第ｎ遅延回路群によって遅
延させた信号とのなかから一つの信号を選択するセレク
タ回路と、前記位相同期発振回路の出力クロック信号に
よつて前記セレクタ回路の出力信号の位相を前記位相同
期発振回路の出力クロック信号に揃える位相弁別回路と
を備えることを特徴とするデータセパレータ回路。 ２、磁気ディスク装置の記録媒体から読出したデータに
位相同期した信号を発振するする位相同期発振回路と、
複数個の遅延回路を直列に接続した電圧によって遅延時
間を制御可能な第一遅延回路群と、前記遅延回路を１個
または２個以上直列に接続した複数群の第二遅延回路群
〜第ｎ遅延回路群と、前記位相同期発振回路の出力クロ
ック信号と前記位相同期発振回路の出力クロック信号を
前記第一遅延回路群によって遅延させた信号との位相を
比較してその位相差に対応した電圧を発生して前記第一
〜第ｎ遅延回路群に送出する位相比較回路と、前記記録
媒体から読出したデータと前記記録媒体から読出したデ
ータを前記第二遅延回路群〜第ｎ遅延回路群によって遅
延させた信号とのなかから一つの信号を選択するセレク
タ回路と、前記位相同期発振回路の出力クロック信号に
よって前記セレクタ回路の出力信号の位相を前記位相同
期発振回路の出力クロック信号に揃える位相弁別回路と
を備え、前記遅延回路が、データ入力端子と前記データ
入力端子に接続された第一のバッファ回路と、前記第一
のバッファ回路および制御信号入力端子に接続されたＭ
ＯＳトランジスタと、前記ＭＯＳトランジスタと出力端
子との間に接続された第二のバッファ回路と、前記ＭＯ
Ｓトランジスタと接地端子との間にに接続されたコンデ
ンサとを有することを特徴とするデータセパレータ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19560790A JPH0482056A (ja) | 1990-07-24 | 1990-07-24 | データセパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19560790A JPH0482056A (ja) | 1990-07-24 | 1990-07-24 | データセパレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0482056A true JPH0482056A (ja) | 1992-03-16 |
Family
ID=16343974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19560790A Pending JPH0482056A (ja) | 1990-07-24 | 1990-07-24 | データセパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0482056A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0896528A (ja) * | 1994-09-21 | 1996-04-12 | Nec Ibaraki Ltd | 磁気ディスク装置 |
-
1990
- 1990-07-24 JP JP19560790A patent/JPH0482056A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0896528A (ja) * | 1994-09-21 | 1996-04-12 | Nec Ibaraki Ltd | 磁気ディスク装置 |
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