JP2912367B1

JP2912367B1 - Ｐｌｌ回路及びｐｌｌプログラムを記録したコンピュータ読み取り可能な媒体

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Publication number: JP2912367B1
Application number: JP10190712A
Authority: JP
Inventors: 努中村
Original assignee: NEC Saitama Ltd
Current assignee: NEC Saitama Ltd
Priority date: 1998-07-06
Filing date: 1998-07-06
Publication date: 1999-06-28
Anticipated expiration: 2018-07-06
Also published as: US6177820B1; JP2000022522A

Abstract

【要約】【課題】基準クロックや制御対象クロックの状態に応
じてＶＣＯの制御特性を柔軟に変更することのできるＰ
ＬＬ回路を提供する。【解決手段】基準クロックＣＬＫ０及び制御対象クロ
ックＣＬＫ３，ＣＬＫ４を記録する記憶部１００と、制
御対象クロックＣＬＫ３，ＣＬＫ４の位相を制御するＶ
ＣＯ部２００と、記憶部１００から基準クロックＣＬＫ
０と制御対象クロックＣＬＫ３，ＣＬＫ４を読み出して
両クロックの位相差を計算すると共に当該位相差をゼロ
に近づけるＶＣＯ部用の制御データを生成するＣＰＵ３
００とを備えている。そして、ＣＰＵ３００が生成した
制御データをＶＣＯ部２００に入力するように構成し
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ回路に係
り、特に、制御対象クロックの位相を基準クロックの位
相に一致させるＰＬＬ回路に関する。

【０００２】

【従来の技術】図１１に従来例を示す。この図１１に示
すＰＬＬ回路は、基準クロックＣＬＫ０と制御対象クロ
ックＣＬＫ２とを入力し両クロックの位相差を示す位相
差信号Ｓを出力する位相比較部５１と、位相差信号Ｓに
応じた電圧信号を出力する制御電圧生成部５２と、この
制御電圧生成部５２の出力する電圧信号に応じた周波数
のクロックＣＬＫ１を出力するＶＣＯ５０と、ＶＣＯ５
０の出力するクロックＣＬＫ１の周波数を基準クロック
ＣＬＫ０と等しい周波数に変換し、これを上記制御対象
クロックＣＬＫ２とする分周回路５３とを備えている。
この回路を稼動状態に設定すると、ＶＣＯ５０の出力す
るクロックＣＬＫ１の位相が基準クロックＣＬＫ０と一
致するように制御される。ここで、位相比較部５１、制
御電圧生成部５２、ＶＣＯ５０及び分周回路５３は、ア
ナログ回路で構成される。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来例にあっては、基準クロックの品質を判断することが
できなかった。このため、基準クロックの周波数が不安
定な場合や、基準クロックにノイズが乗って波形が崩れ
た場合、また、基準クロックが瞬断した場合等に、ＶＣ
Ｏの出力クロックが乱れこのクロックを利用する外部装
置の動作に悪影響を与える場合があった。この他、基準
クロックの状態や制御対象クロックの状態に応じてＶＣ
Ｏの制御特性を柔軟に変更することはできなかった。

【０００４】

【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、特に、基準クロックや制御対象クロックの状
態に応じてＶＣＯの制御特性を柔軟に変更することので
きるＰＬＬ回路を提供することを目的とする。また、基
準クロックに乱れを生じた場合でもこの基準クロックの
乱れがＶＣＯの出力に悪影響を与えることを防止できる
ＰＬＬ回路を提供することを、その目的とする。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明では、基準クロック及び制御対
象クロックを記録する記憶部と、制御対象クロックの位
相を制御するＶＣＯ部と、記憶部から基準クロックと制
御対象クロックを読み出して両クロックの位相差を計算
すると共に当該位相差をゼロに近づけるＶＣＯ部用の制
御データを生成するＣＰＵとを備えている。そして、Ｃ
ＰＵが生成した制御データをＶＣＯ部に入力するように
構成した、という構成を採っている。

【０００６】本発明では、基準クロックと制御対象クロ
ックをＣＰＵがデータとして処理するので、基準クロッ
クや制御対象クロックの状態に応じてＶＣＯ部の制御特
性を変更するなど従来よりも柔軟な制御が可能である。

【０００７】請求項２記載の発明では、ＣＰＵが、記憶
部に記録された基準クロックの異常を検査する基準クロ
ック検査機能と、この基準クロック検査機能により基準
クロックの異常が発見された場合前記ＶＣＯ部の出力に
影響を与えない制御データを生成する異常対策機能とを
備えている、という構成を採っている。

【０００８】本発明では、基準クロックの異常によりＶ
ＣＯ部の出力に異常を生じる事態が防止される。

【０００９】請求項３記載の発明では、記憶部は、基準
クロック及び制御対象クロックを記録すると同時にＣＰ
Ｕで生成された制御データを記録し、基準クロック及び
制御対象クロックをＣＰＵに出力すると同時に制御デー
タをＶＣＯ部に出力するように構成した、という構成を
採っている。

【００１０】本発明では、ＰＬＬ回路の１回の動作に必
要な総てのデータの送受が１回のライトアクセスと１回
のリードアクセスだけで終了する。

【００１１】請求項４記載の発明では、記憶部が、基準
クロック及び制御対象クロックを記録するＲＡＭを備え
ている。そして、基準クロック及び制御対象クロックの
信号レベルをＲＡＭのデータバスの二値信号レベルに合
わせると共に、該基準クロック及び制御対象クロックを
ＲＡＭのデータバスに直接入力する、という構成を採っ
ている。

【００１２】本発明では、ＣＰＵとＲＡＭを使用したＰ
ＬＬ回路の構成要素が比較的少なくなり、コスト低減、
回路の信頼性向上に寄与する。

【００１３】請求項５記載の発明では、記憶部は、ＲＡ
Ｍのアドレスを時間軸として基準クロック及び制御対象
クロックを各アドレスの所定ビットに各々記録してゆ
く、という構成を採っている。

【００１４】本発明では、ＰＬＬ回路として機能させる
ためのＣＰＵの処理が比較的簡易になる。

【００１５】請求項６記載の発明では、リードモードを
設定しＲＡＭから基準クロックと制御対象クロックとを
読み出す処理と、読み出した両クロックの位相差を計算
する処理と、この計算で得た位相差を０に近づけるＶＣ
Ｏ部用の制御データを生成する処理と、ライトモードを
設定し該制御データをＲＡＭに記録すると同時に当該Ｒ
ＡＭに次の基準クロックと制御対象クロックとを記録さ
せる処理と、次のリードモードにてＲＡＭから上記次の
基準クロックと制御対象クロックとを読み出すと同時に
制御データをＶＣＯ部に出力させ該ＶＣＯ部が出力する
制御対象クロックの位相を基準クロックに近づけさせる
処理と、をＣＰＵに実行させるためのＰＬＬプログラム
を記録した、という構成を採っている。

【００１６】請求項７記載の発明では、ＲＡＭに記録さ
れた基準クロックの異常を検査する基準クロック検査処
理と、この基準クロック検査処理により基準クロックの
異常が発見された場合ＶＣＯ部の出力に影響を与えない
制御データを生成する異常対策処理とをＣＰＵに実行さ
せるための請求項６記載のＰＬＬプログラムを記録し
た、という構成を採っている。

【００１７】これにより、前述した目的を達成しようと
するものである。

【００１８】

【発明の実施の形態】以下、本発明の一実施形態を図１
乃至図９に基づいて説明する。

【００１９】図１に示すＰＬＬ回路１は、基準クロック
ＣＬＫ０及び制御対象クロックＣＬＫ３，ＣＬＫ４を記
録する記憶部１００と、制御対象クロックＣＬＫ３，Ｃ
ＬＫ４の位相を制御するＶＣＯ部２００と、記憶部１０
０から基準クロックＣＬＫ０と制御対象クロックＣＬＫ
３，ＣＬＫ４のデータを読み出して両クロックの位相差
を計算すると共に当該位相差をゼロに近づけるＶＣＯ部
用の制御データ（ＶＣＯ制御データという）を生成する
ＣＰＵ３００とを備えている。そして、ＣＰＵ３００が
生成したＶＣＯ制御データをＶＣＯ部２００に入力する
ように構成している。

【００２０】このうち、ＣＰＵ３００は、記憶部１００
に記録された基準クロックＣＬＫ０の異常を検査する基
準クロック検査機能と、この基準クロック検査機能によ
り基準クロックＣＬＫ０の異常が発見された場合ＶＣＯ
部２００の出力に影響を与えない制御データ（異常対策
データという）を生成する異常対策機能とを備えてい
る。

【００２１】ＣＰＵ３００は、コンピュータ読み取り可
能な媒体（図示略）からＰＬＬプログラムを読み出し、
このＰＬＬプログラムを実行することにより動作する。
当該ＰＬＬプログラムはＣＰＵ３００に、リードモード
を設定しＲＡＭ２から基準クロックＣＬＫ０と制御対象
クロックＣＬＫ３，ＣＬＫ４のデータを読み出す処理
と、読み出した両クロックの位相差を計算する処理と、
この計算で得た位相差を０に近づけるＶＣＯ部２００用
の制御データを生成する処理と、ライトモードを設定し
該制御データをＲＡＭ２に記録すると同時に当該ＲＡＭ
２に次の基準クロックＣＬＫ０と制御対象クロックＣＬ
Ｋ３，ＣＬＫ４とを記録させる処理と、次のリードモー
ドにてＲＡＭ２から上記次の基準クロックＣＬＫ０と制
御対象クロックＣＬＫ３，ＣＬＫ４のデータを読み出す
と同時にＶＣＯ制御データをＶＣＯ部２００に出力させ
該ＶＣＯ部２００が出力する制御対象クロックＣＬＫ
３，ＣＬＫ４の位相を基準クロックＣＬＫ０に近づけさ
せる処理と、を実行させるものである。また、記憶部１
００に記録された基準クロックの異常を検査する基準ク
ロック検査処理と、この基準クロック検査処理により基
準クロックの異常が発見された場合ＶＣＯ部２００の出
力に影響を与えない制御データ（異常対策データ）を生
成する異常対策処理とをＣＰＵ３００に実行させるもの
である。

【００２２】また、記憶部１００は、基準クロックＣＬ
Ｋ０及び制御対象クロックＣＬＫ３，ＣＬＫ４を記録す
ると同時にＣＰＵ３００で生成されたＶＣＯ制御データ
（異常対策データを含む）を記録し、基準クロックＣＬ
Ｋ０及び制御対象クロックＣＬＫ３，ＣＬＫ４のデータ
をＣＰＵ３００に出力すると同時にＶＣＯ制御データを
ＶＣＯ部２００に出力するように構成している。

【００２３】特に、記憶部１００は、基準クロックＣＬ
Ｋ０及び制御対象クロックＣＬＫ３，ＣＬＫ４を記録す
るＲＡＭ２を備えている。そして、当該ＲＡＭ２のデー
タバスに入力する基準クロックＣＬＫ０及び制御対象ク
ロックＣＬＫ３，ＣＬＫ４の信号レベルを該ＲＡＭ２の
データバスの二値信号レベルに合わせ、両クロックをＲ
ＡＭ２のデータバスに直接入力している。

【００２４】また、記憶部１００は、ＲＡＭ２のアドレ
スを時間軸として基準クロックＣＬＫ０及び制御対象ク
ロックＣＬＫ３，ＣＬＫ４を各アドレスの所定ビットに
各々記録してゆくようになっている。

【００２５】これを更に詳述すると、本実施形態では、
基準クロックＣＬＫ０に対して同期制御を行うＶＣＯが
２個ある場合のＰＬＬ回路の構成を示している。図１を
参照すると、ＰＬＬ回路１は、基準クロックＣＬＫ０
と、制御対象クロックＣＬＫ３，ＣＬＫ４と、ＶＣＯ制
御データとを格納するＲＡＭ２を有する。制御対象クロ
ックＣＬＫ３は、ＶＣＯ部２００に設けられたＶＣＯ４
のクロック出力を分周回路６で分周したものである。同
様に、制御対象クロックＣＬＫ４は、ＶＣＯ部２００に
設けられたＶＣＯ５のクロック出力を分周回路７で分周
したものである。２つのＶＣＯ４，５が出力するクロッ
クの周波数は、各々バッファ８，９及びＲＣフィルタ１
５，１６によって生成される電圧により制御される。こ
こで、各バッファ８，９の出力は、ＲＡＭ２から出力さ
れるＶＣＯ制御データによって制御される。このため、
各ＶＣＯ４，５の出力は、ＲＡＭ２に格納されるＶＣＯ
制御データに応じて制御される。ＶＣＯ４とＶＣＯ５
は、外部装置に使用するクロックＣＬＫ１，ＣＬＫ２を
発生する電圧制御発振器である。また、分周回路６と７
は、それぞれＶＣＯ４と５の発生するクロックの周波数
を基準クロックＣＬＫ０の周波数に合わせる可変分周回
路である。これら、ＶＣＯ４，５、分周回路６，７、バ
ッファ８，９及びＲＣフィルタ１５，１６によりＶＣＯ
部２００が構成されている。

【００２６】分周回路６，７が出力する制御対象クロッ
クＣＬＫ３，ＣＬＫ４は、ＲＡＭ２に入力される。ＲＡ
Ｍ２は、ＣＰＵ３００と、アドレスバス１７及び少なく
とも６ビットのデータバスＤ０〜Ｄ５で接続されてい
る。ＣＰＵ３００は、ＲＡＭ２にデータとして格納され
た基準クロック及び制御対象クロックをデータバスＤ０
〜Ｄ２及びバッファ１０を介して読み込むようになって
いる。また、ＣＰＵ３００は、ＶＣＯ制御データをデー
タバスＤ３〜Ｄ５及びバッファ１２を介してＲＡＭ２へ
書き込むようになっている。

【００２７】ここで、バッファ１３は、基準クロックＣ
ＬＫ０と分周回路６，７の出力である制御対象クロック
ＣＬＫ３，ＣＬＫ４とを、ＣＰＵ３００のライトアクセ
ス時（ライトモード設定時）にＲＡＭ２の端子ＭＤ０〜
ＭＤ２へ出力する機能を備えている。基準クロックＣＬ
Ｋ０及び制御対象クロックＣＬＫ３，ＣＬＫ４のデータ
を送受するバスＤ０〜Ｄ２は、各クロックがＨレベルの
とき対応するビットが１となり、Ｌレベルのとき０とな
る。このデータをＲＡＭ２の連続したアドレスに逐次蓄
積することにより、各クロックを離散的なデータとして
記録することができる。また、バッファ１１は、ＣＰＵ
３００のリードアクセス時（リードモード設定時）に、
ＲＡＭ２の端子ＭＤ３〜ＭＤ５のデータ、即ちＶＣＯ制
御データをＶＣＯ部２００のバッファ８，９に出力す
る。端子ＭＤ３〜ＭＤ５のＶＣＯ制御データは、バッフ
ァ８と９の出力データをＨレベル、Ｌレベル又はハイ・
インピーダンスに設定する。

【００２８】バッファ８の出力レベルがＨになると、バ
ッファ８の出力電流がＲＣフィルタ１５の抵抗を介して
コンデンサに充電され、ＶＣＯ４に入力される制御電圧
が徐々に上昇していく。バッファ８の出力レベルがＬに
なると、ＲＣフィルタ１５の抵抗を介してコンデンサが
放電し、ＶＣＯ４に入力される制御電圧が徐々に下降し
ていく。バッファ８の出力がハイ・インピーダンスにな
ると、制御電圧は一定に保たれる。バッファ９とＲＣフ
ィルタ１６も同様の動作を行う。

【００２９】また、上述したバッファ１０〜１３の出力
は、ＣＰＵ３００が、ＲＡＭ２に対するリード・ライト
信号ＲＷを切り換えることによって制御するようになっ
ている。リード・ライト信号ＲＷをライトモードに設定
したとき、バッファ１２と１３が出力状態になりＲＡＭ
２の端子ＭＤ０〜ＭＤ２にその瞬間の各クロックのレベ
ル信号が入力されるようになっている。また、これと同
時にバスＤ３〜Ｄ５にＣＰＵ３００からＶＣＯ制御デー
タが入力される。これらバスＤ０〜Ｄ５を受け渡される
６ビットデータは、ＣＰＵ３００がＲＡＭ２のアドレス
にライトアクセスすることで、指定アドレスの各ビット
に同時に書き込まれる。一方、リード・ライト信号ＲＷ
をリードモードに設定したとき、バッファ１０と１１が
出力状態になりＲＡＭ２の出力する基準クロック及び制
御対象クロックのデータがバスＤ０〜Ｄ２を介しＣＰＵ
３００の端子ＣＤ０〜ＣＤ２に入力されるようになって
いる。また同時に、ＲＡＭ２の出力するＶＣＯ制御デー
タがバスＤ３〜Ｄ５を介しバッファ８と９に入力される
ようになっている。即ち、ＣＰＵ３００がＲＡＭ２のア
ドレスにリードアクセスすることで、ＣＰＵ３００が基
準クロック及び制御対象クロックのデータを読み込むと
同時に、ＶＣＯ４と５にＶＣＯ制御データが出力され
る。本実施形態のＰＬＬ回路は、ＣＰＵ３００がＲＡＭ
２に対し上記のリード・ライトを繰り返すことによっ
て、逐次、基準クロックＣＬＫ０と制御対象クロックＣ
ＬＫ３、ＣＬＫ４との位相差を演算し、その位相差に基
づいてＶＣＯ４、５を制御する構成となっている。上記
ＲＡＭ２、データバスＤ０〜Ｄ５、アドレスバス１７、
リードライト信号ＲＷ、バッファ１０〜１３及びＮＯＴ
１４は記憶部１００を構成している。

【００３０】ここで、ＣＰＵ３００が演算する両クロッ
クの位相差の精度は、ＲＡＭ２に基準クロック及び制御
対象クロックを記録するサンプリング周期に依存する。
このため、ＣＰＵ３００の動作クロック（ＲＡＭ２のサ
ンプリングクロック）は、基準クロックＣＬＫ０に対し
十分高い周波数に設定するのが好ましい。ＣＰＵ３００
の動作クロックが高速になるほど、基準クロックＣＬＫ
０及び制御対象クロックＣＬＫ３，ＣＬＫ４のサンプリ
ング周期が短縮され情報量が増えるため、ＣＰＵ３００
において両クロック間の位相差の演算精度を向上でき
る。

【００３１】次に、本実施形態によるＰＬＬ回路の動作
を図１乃至図９に基づいて説明する。

【００３２】ＣＰＵ３００は、常にＲＡＭ２に対してリ
ード・ライトアクセスを行うようにプログラムされてい
る。ＲＡＭ２へのリード、ライトアクセスはそれぞれ先
頭アドレスから最後尾アドレスまで連続して行い、全ア
ドレスへアクセスを終えてからリードアクセスとライト
アクセスを切り替える。また、ＣＰＵ３のリード、ライ
トアクセスは基準クロックＣＬＫ０と非同期でおこな
う。

【００３３】図２は、ＣＰＵ３００が実行する処理のフ
ローチャートである。

【００３４】ＰＬＬプログラムの実行が開始されると、
まず、ＣＰＵ３００はＲＡＭ２をライトモードに設定す
る（Ｓ１）。ライトモード設定時、リードライト信号Ｒ
ＷはＬレベルに設定される。このとき、バッファ１２と
１３は、ＮＯＴ回路１４からの入力によって出力制御さ
れる。即ち、リード・ライト信号がＬレベルになるとＮ
ＯＴ回路１４からの入力がＨレベルになり、バッファ１
２，１３は出力状態になる。一方、バッファ１０と１１
の出力はハイ・インピーダンス状態になる。ＲＡＭ２
は、ＣＰＵ３００がライトサイクルになったのを受けて
端子ＭＤ０〜ＭＤ５を入力モードとする。これにより、
端子ＭＤ０〜ＭＤ２には、バッファ１３及びバスＤ０〜
Ｄ２を介し、基準クロック及び制御対象クロックが同時
に入力される。この際、外部から入力された基準クロッ
クＣＬＫ０は、バスＤ０から入力される。また、制御対
象クロックＣＬＫ３はバスＤ１から、制御対象クロック
ＣＬＫ４はバスＤ２から入力される。また、端子ＭＤ３
〜ＭＤ５には、バッファ１２を介してＣＰＵ３００のデ
ータバスＣＤ３〜ＣＤ５の出力データ（ＶＣＯ制御デー
タ）が入力される（Ｓ２）。

【００３５】図３は、図２のＳ２で示した書込み処理の
詳細を示すフローチャートである。ＣＰＵ３００は、ま
ずＲＡＭ２の先頭アドレスを指定する（Ｓ２１）。ＣＰ
Ｕ３００のライトアクセスは、リードライト信号ＲＷが
立ち上がることによって終了し、その瞬間の各クロック
のレベル状態をＨレベルで１、Ｌレベルで０としてＲＡ
Ｍ２の先頭アドレスのバスＤ０〜Ｄ２に対応するビット
（以下、Ｄ０〜Ｄ２ビットとする）に書き込む。同時
に、ＲＡＭ２の先頭アドレスのバスＤ３〜Ｄ５に対応す
るビット（以下、Ｄ３〜Ｄ５ビットとする）にはＣＰＵ
３００の端子ＣＤ３〜ＣＤ５から出力されるＶＣＯ制御
データが書き込まれる（Ｓ２２）。ＣＰＵ３００は、先
頭アドレスのライトアクセスが完了すると、次のアドレ
スに同様のライトアクセスを行い、ＲＡＭ２の最後尾ア
ドレスまでライトアクセスを連続して繰り返す（Ｓ２
３，Ｓ２４）。

【００３６】図２のフローチャートに戻り、ＣＰＵ３０
０は、ＲＡＭ２の最後尾アドレスのライトアクセスを終
了すると、リードアクセスをＲＡＭ２の先頭アドレスか
ら開始する（Ｓ３）。このため、ＣＰＵ３００が、リー
ドライト信号ＲＷをＨレベルにすると、バッファ１０と
１１は出力状態となり、バッファ１２と１３はハイ・イ
ンピーダンス状態となる。ＲＡＭ２は、ＣＰＵ３００が
リードサイクルになったのを受けてＲＡＭ２の端子ＭＤ
０〜ＭＤ５に先頭アドレスにあるＤ０〜Ｄ２ビットのデ
ータを出力する。Ｄ０〜Ｄ２ビットのデータは、前回の
ライトサイクルで書き込まれた基準クロックＣＬＫ０，
制御対象クロックＣＬＫ３，ＣＬＫ４のデータで、バッ
ファ１０を介してＣＰＵ３００に読み込まれる。Ｄ３〜
Ｄ５ビットのデータは前回のライトサイクルでＣＰＵ３
００により書き込まれたＶＣＯ制御データで、バッファ
１１を介しＶＣＯ部２００のバッファ８，９に入力され
る（Ｓ４）。

【００３７】図４は、この読み出し処理を示すフローチ
ャートである。

【００３８】ＣＰＵ３００は、最初に先頭アドレスを指
定し（Ｓ４１）、そのリードアクセスが完了すると（Ｓ
４２）、後で説明するクロックの極性反転点特定処理
（Ｓ４３）と、基準クロックの反転間カウント処理を実
行する（Ｓ４４）。そして、次のアドレスに同様のリー
ドアクセスを行い、ＲＡＭ２の最後尾アドレスまでリー
ドアクセスを連続して繰り返す（Ｓ４５，Ｓ４６）。

【００３９】ここで、基準クロックＣＬＫ０及び制御対
象クロックＣＬＫ３，ＣＬＫ４の状態とＲＡＭ２に蓄積
される両クロックのデータとの関係は、例えば図９
（ａ）のように示される。各クロックのレベルがＨのと
き１、Ｌのとき０として、先頭から最後尾アドレスまで
のＤ０〜Ｄ２ビットに基準クロックＣＬＫ０の少なくと
も２周期以上の時間を記録する。ＲＡＭ２には、それに
必要な記憶容量が予め確保されている。

【００４０】この図９（ａ）と図５を参照し、上述の極
性反転点特定処理Ｓ４３を説明する。

【００４１】図９（ａ）の状態にあるとき、基準クロッ
クＣＬＫ０の立ち上がりに制御対象クロックＣＬＫ３，
ＣＬＫ４の立ち上がりを同期させる場合、ＣＰＵ３００
は次のように動作する。ＲＡＭ２を先頭アドレスから順
にリードアクセスしていき、最初に基準クロックＣＬＫ
０がＨレベルからＬレベルになるアドレス、すなわちＤ
０が１から０に変わるアドレスを検出する。

【００４２】検出したアドレスから次に基準クロックＣ
ＬＫ０又は制御対象クロックＣＬＫ３，ＣＬＫ４の立ち
上がりが０から１に変わるアドレスを検出する（図５の
Ｓ４３１）。図９（ａ）では、基準クロックＣＬＫ０の
立ち上がりポイントとしてアドレスＸ０、制御対象クロ
ックＣＬＫ３の立ち上がりポイントとしてアドレスＹ
０、制御対象クロックＣＬＫ４の立ち上がりポイントと
してアドレスＺ０が検出され、ＣＰＵ３００は、それぞ
れのアドレス値を内部レジスタに保存する（Ｓ４３
２）。これが図４のＳ４３に示した反転点特定処理であ
る。この処理の結果は、図２のＳ６で示したＶＣＯ制御
データの生成で用いられる。

【００４３】次に、図４のＳ４４で示した基準クロック
反転間カウント処理を説明する。図６は、基準クロック
反転間カウント処理を示すフローチャートである。この
処理では、ＲＡＭ２に格納された基準クロックＣＬＫ０
の「１」が続く回数と「０」が続く回数とをそれぞれカ
ウントする。この結果は、図２のＳ５（基準クロック異
常判定）で理想値と比較され、基準クロックの異常判定
に用いられる。この基準クロック異常判定については後
述する。

【００４４】基準クロック反転間カウント処理の実行段
になると、ＣＰＵ３００は、図４のＳ４２でＲＡＭ２か
ら読み出した基準クロックのデータが極性反転、即ち、
「１」から「０」に変わったか又は「０」から「１」に
変わったか判断する（Ｓ４４１）。

【００４５】ＣＰＵ３００は、図４の読み出し処理が１
回行われる間に基準クロックの極性反転を３回以上検出
するが、検出する極性反転の回数に応じて処理が異な
る。図６において、１回目の極性反転を検出した場合、
第１のレジスタをリセットし（Ｓ４４２）、２回目の極
性反転を検出するまでは、基準クロック反転間カウント
処理が起動される度に、第１のレジスタをインクリメン
トしてゆく（Ｓ４４３）。Ｓ４４１で２回目の極性反転
が検出されると、ＣＰＵ３００は、先ほどと異なる第２
のレジスタをリセットし（Ｓ４４２）、３回目の極性反
転を検出するまでは、基準クロック反転間カウント処理
が起動される度に、第２のレジスタをインクリメントし
てゆく（Ｓ４４３）。そして、Ｓ４４１で３回目の極性
反転が検出された以降は、何もせずに図４のフローチャ
ートにリターンする。これにより、第１のレジスタと第
２のレジスタに、基準クロックの連続する「０」の数と
連続する「１」の数が各々格納される。

【００４６】次に、図２のＳ５（基準クロック異常判
定）を説明する。図７は、基準クロック異常判定の処理
を示すフローチャートである。基準クロック異常判定の
実行段になると、ＣＰＵ３００は、先ほどレジスタに保
存した基準クロックの反転間カウント数、即ち、連続す
る「０」の数及び連続する「１」の数を予め記憶された
正常値と比較し（Ｓ５１）、当該レジスタのカウント数
と正常値との差が予め設定された許容量（±１）を越え
ている場合はＲＡＭ２に記録された基準クロックに異常
があると判断し、判定フラグに１をセットする（Ｓ５
２）。一方、当該レジスタのカウント数が許容量（±
１）の範囲内であれば、ＲＡＭ２に記録された基準クロ
ックは正常と判断し、判定フラグに０をセットする（Ｓ
５３）。ここで、判定の許容量を設けるのは、基準クロ
ックとＣＰＵのライトサイクルとは非同期であるため、
１ライトサイクル分の誤差を考慮する必要があるからで
ある。

【００４７】図２において、基準クロック異常判定Ｓ５
が終了すると、ＶＣＯ制御データの生成を実行する（Ｓ
６）。図８は、ＶＣＯ制御データの生成を示すフローチ
ャートである。

【００４８】ＣＰＵ３００は、まず先の基準クロック異
常判定の結果を判断する（Ｓ６１）。この結果、判定フ
ラグが１であれば基準クロックに異常があるため、異常
対策データを生成し、これをＶＣＯ制御データとして用
いる（Ｓ６４）。異常対策データの生成方法については
後述する。一方、判定フラグが０であれば基準クロック
は正常なため、この基準クロックのデータに基づき通常
のＶＣＯ制御データを生成する（Ｓ６３）。

【００４９】Ｓ６３の通常のＶＣＯ制御データの生成は
次のように行う。まず、基準クロックＣＬＫ０と制御対
象クロックＣＬＫ３との位相差（Ｙ０−Ｘ０）を、先ほ
どの反転点特定処理（図４のＳ４３，図５）の結果から
求める。また、同様に基準クロックＣＬＫ０と制御対象
クロックＣＬＫ４との位相差（Ｚ０−Ｘ０）も算出す
る。図９（ａ）の場合、Ｙ０はＸ０より２アドレス後に
あるので（Ｙ０−Ｘ０）＝＋２、Ｚ０はＸ０より２アド
レス前にあるので（Ｚ０−Ｘ０）＝−２となる。ここ
で、算出値が正の値ならば制御するクロックは基準クロ
ックに対して遅れ位相、負の値ならば進み位相だと判断
する。この判断結果に応じて、制御対象クロックＣＬＫ
３，ＣＬＫ４の発振元であるＶＣＯ４，５の制御電圧を
上昇させるか下降させるかを決定し、そのためのＶＣＯ
制御データを次に行うライトアクセス（図２のＳ２）で
ＲＡＭ２に出力する。各ビットＤ３〜Ｄ５のＶＣＯ制御
データは、Ｄ３がバッファ８及び９への入力データとな
り、Ｄ４がバッファ８の出力制御、Ｄ５がバッファ９の
出力制御に用いられる。

【００５０】通常のＶＣＯ制御データの内容としては、
ＲＡＭ２のＤ３ビットに、アドレス全体の半分を０、残
り半分を１としたデータを書き込む。更に、ＶＣＯの制
御電圧を上昇させると周波数が高くなり、制御電圧を降
下させると周波数が低くなる場合、ＣＬＫ３は前回のリ
ードアクセスによって遅れ位相と判断したので、ＶＣＯ
４の制御電圧を上昇させるためにバッファ８に１を出力
させる必要がある。そこで、ＲＡＭ２のＤ３ビットが１
となるアドレスからＤ４ビットに０のデータをライトす
る。一方、ＣＬＫ４は前回のリードアクセスによって進
み位相と判断したので、ＶＣＯ５の制御電圧を下降させ
るためにバッファ９に０を出力させる必要がある。そこ
で、ＲＡＭ２のＤ３ビットが０となるアドレスのＤ５ビ
ットに０のデータをライトする。ここで、ＲＡＭ２のＤ
４とＤ５ビットに０のデータを多く書き込む程、ＶＣＯ
の制御電圧にかかる制御量は多くなる。制御量はＣＰＵ
３００のプログラムにより所望の特性に合わせて設定す
ることができる。図９（ａ）ではＤ４とＤ５に３アドレ
スずつ０を書き込んでいる。

【００５１】ＲＡＭ２に書き込んだＶＣＯ制御データ
は、次のリードアクセスでバッファ８と９に出力し、そ
れぞれ０を書いた３アドレスにリードアクセスする期間
だけバッファ８が１、バッファ９が０を出力する。それ
以外のアドレスのリードアクセスではバッファ８と９の
出力はハイ・インピーダンス状態となる。

【００５２】このようにＣＬＫ３に位相を進ませて、Ｃ
ＬＫ４に位相を遅らせる制御を行うと、しばらくして基
準クロックＣＬＫ０との位相関係は逆転し、各クロック
の位相関係は図９（ｂ）のＸ１、Ｙ１、Ｚ１のように変
化する。すると今度、ＣＰＵ３は（Ｙ１−Ｘ１）＝−
１、（Ｚ１−Ｘ１）＝＋１の算出結果からＣＬＫ３が進
み位相、ＣＬＫ４が遅れ位相になったと判断する。この
ため、ＶＣＯ４の制御電圧を下降させるためにＲＡＭ２
のＤ３ビットが０となる３アドレスのＤ４ビットに０の
データをライトし、ＶＣＯ５の制御電圧を上昇させるた
めにＲＡＭ２のＤ３ビットが１となる３アドレスのＤ４
ビットに０のデータをライトする。

【００５３】以上のように、ＶＣＯ４と５の制御電圧に
対して上昇と下降を常に繰り返す制御を行うことによ
り、ＣＬＫ３とＣＬＫ４すなわちＣＬＫ１とＣＬＫ２の
立ち上がりの位相を基準クロックＣＬＫ０の立ち上がり
の位相に合わせて同期状態にすることができる。

【００５４】これに対し、図８のＳ６４の異常対策デー
タとしては、総て「１」のデータを生成し、これをＲＡ
Ｍ２の総てのアドレスの所定ビットＤ４，Ｄ５に書込
む。このＶＣＯ制御データのＲＡＭ２への書込みは、図
２のＳ２に戻った時に行われる。このようなＶＣＯ制御
データによれば、ＶＣＯ４，５の制御が固定される。そ
の後、基準クロックが正常に戻れば、ＶＣＯ４と５の制
御が再開される。この異常対策機能により、基準クロッ
クＣＬＫ０の停止や周波数異常が瞬間的なものであれ
ば、ＶＣＯ４，５の出力クロックＣＬＫ１，ＣＬＫ２へ
の影響を最小限に抑えることができる。

【００５５】このように、本実施形態によれば、ＣＰＵ
が、基準クロックや制御対象クロックをデータとして処
理するので、基準クロックや制御対象クロックの状態に
応じてＶＣＯ部の制御特性を柔軟に変更することができ
る。

【００５６】その一例として、ＣＰＵが、基準クロック
の異常を判断し、異常が認められる場合は、ＶＣＯ部の
出力に影響を与えない異常対策データを生成し、これを
ＶＣＯ制御データとして用いるので、ＰＬＬ回路として
の従来より安定した動作を確保することができ、このＰ
ＬＬ回路の出力クロックを利用する外部装置の動作に悪
影響を及ぼす事態を防止することができる。他の例とし
ては、プログラムにより算出値にオフセットをかけるこ
とにより制御対象クロックの同期ポイントを基準クロッ
クからずらすことも可能である。これにより、基準クロ
ックに対して制御対象クロックを任意の位相関係で安定
させることも可能である。

【００５７】また、基準クロック及び制御対象クロック
を記録部に記録する時に、ＣＰＵが生成したＶＣＯ制御
データも同時に格納し、ＣＰＵが基準クロック及び制御
対象クロックを読み出す時に、記憶部のＶＣＯ制御デー
タをＶＣＯ部に同時に出力させるようにしたので、ＰＬ
Ｌ回路の１回の動作を記憶部に対する１回のライトアク
セスと１回のリードアクセスで完了することができ、Ｃ
ＰＵと記憶部を使ったＰＬＬ回路として無駄のない動作
を確保することができる。

【００５８】また、基準クロック及び制御対象クロック
の信号レベルをＲＡＭのデータバスの二値信号レベルに
合わせ、これを直接ＲＡＭのデータバスに入力する構成
としているので、ＣＰＵとＲＡＭを使ったＰＬＬ回路の
ハードウェア構成を比較的簡略化することができ、コス
ト低減や製造工程の削減、回路の信頼性向上を図ること
ができる。更に、ＲＡＭのデータバスのビット数に応じ
て複数の制御対象データを扱うことができるので、ＶＣ
Ｏの増設を容易に行うことが出来る。

【００５９】また、記憶部は、ＲＡＭのアドレスを時間
軸として基準クロック及び制御対象クロックを連続して
記録するようにしたので、ＣＰＵのＲＡＭに対する処理
を簡易に行うことができ、ＰＬＬプログラムの作成を比
較的容易に行うことができる。

【００６０】ここで、上記実施形態において、各クロッ
クとＣＰＵのライトサイクルは非同期であるため、ＲＡ
Ｍに記録した各クロックのデータの０と１との変化点は
その前後のアドレスまでを誤差として許容する必要があ
る。また、図９（ａ）及び図９（ｂ）では、説明のため
クロックの１周期を１０個の連続データで示している
が、実際には、制御の精度を確保するためにさらに多く
のアドレスで細分化してデータを蓄積することが望まし
い。また、上記実施形態では、ＣＰＵの生成したＶＣＯ
制御データを一旦記憶部に格納し、そこからＶＣＯ部へ
出力するようにしているが、本発明のＣＰＵを使ったＰ
ＬＬ回路としては、ＣＰＵが生成したＶＣＯ制御データ
をＣＰＵからＶＣＯ部に直接入力する構成としてもよ
い。

【００６１】

【発明の他の実施の形態】次に、本発明の他の実施形態
を図１０を用いて説明する。

【００６２】本実施形態では、上記実施形態におけるＣ
ＰＵ３００の機能を、アドレスカウンタ４０と、制御信
号生成回路４１と、制御データテーブル４２との協働に
より実現する構成となっている。アドレスカウンタ４０
は、アドレスを１ずつインクリメントして巡回し、アド
レスの最後尾でＲＡＭ２のリード・ライト信号ＲＷのレ
ベルを切り替える。これにより、ＲＡＭ２のリード・ラ
イトアクセス動作を独立して行う。また、制御データテ
ーブル４２は、基準クロックと制御対象クロックの位相
差に対応したＶＣＯ制御データを記録してある。制御信
号生成回路４１は、ＲＡＭ２から出力される基準クロッ
ク及び制御対象クロックのデータより算出した位相差を
に対応したＶＣＯ制御データを制御データテーブル４２
から取得し、対応するＶＣＯ制御データを読み出してＲ
ＡＭ２のライトサイクル時に出力する。

【００６３】これらにより、ＣＰＵによるプログラム処
理が不要になる。また、制御データテーブルを書き替え
可能な回路とし、外部の回路から書き替えてやること
で、ＶＣＯの制御特性を容易に変えることができる。

【００６４】

【発明の効果】本発明は、以上のように構成され機能す
るので、これによると、請求項１又は６記載の発明で
は、ＣＰＵが、基準クロックや制御対象クロックをデー
タとして処理するので、基準クロックや制御対象クロッ
クの状態に応じてＶＣＯ部の制御特性を柔軟に変更する
ことができる。

【００６５】請求項２又は７記載の発明では、ＣＰＵ
が、基準クロックの異常を判断し、異常が認められる場
合は、ＶＣＯ部の出力に影響を与えない異常対策データ
を生成し、これをＶＣＯ制御データとして用いるので、
ＰＬＬ回路としての従来より安定した動作を確保するこ
とができ、このＰＬＬ回路の出力クロックを利用する外
部装置の動作に悪影響を及ぼす事態を防止することがで
きる。他の例としては、プログラムにより算出値にオフ
セットをかけることにより制御対象クロックの同期ポイ
ントを基準クロックからずらすことも可能である。これ
により、基準クロックに対して制御対象クロックを任意
の位相関係で安定させることも可能である。

【００６６】請求項３記載の発明では、基準クロック及
び制御対象クロックを記録部に記録する時に、ＣＰＵが
生成したＶＣＯ制御データも同時に格納し、ＣＰＵが基
準クロック及び制御対象クロックを読み出す時に、記憶
部のＶＣＯ制御データをＶＣＯ部に同時に出力させるよ
うにしたので、ＰＬＬ回路の１回の動作を記憶部に対す
る１回のライトアクセスと１回のリードアクセスで完了
することができ、ＣＰＵと記憶部を使ったＰＬＬ回路と
して無駄のない動作を確保することができる。

【００６７】請求項４記載の発明では、基準クロック及
び制御対象クロックの信号レベルをＲＡＭのデータバス
の二値信号レベルに合わせ、これを直接ＲＡＭのデータ
バスに入力する構成としているので、ＣＰＵとＲＡＭを
使ったＰＬＬ回路のハードウェア構成を比較的簡略化す
ることができ、コスト低減や製造工程の削減、回路の信
頼性向上を図ることができる。更に、ＲＡＭのデータバ
スのビット数に応じて複数の制御対象データを扱うこと
ができるので、ＶＣＯの増設を容易に行うことが出来
る。

【００６８】請求項５記載の発明では、記憶部は、ＲＡ
Ｍのアドレスを時間軸として基準クロック及び制御対象
クロックを連続して記録するようにしたので、ＣＰＵの
ＲＡＭに対する処理を簡易に行うことができ、ＰＬＬプ
ログラムの作成を比較的容易に行うことができる、とい
う従来にない優れたＰＬＬ回路及びＰＬＬプログラムを
記録したコンピュータ読み取り可能な媒体を提供するこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施形態の構成を示す回路図であ
る。

【図２】図１のＣＰＵが実行するＰＬＬプログラムのフ
ローチャートである。

【図３】図２の書込み処理Ｓ２を示すフローチャートで
ある。

【図４】図２の読み出し処理Ｓ４を示すフローチャート
である。

【図５】図４の反転点特定処理Ｓ４３を示すフローチャ
ートである。

【図６】図４の基準クロック反転間カウント処理Ｓ４４
を示すフローチャートである。

【図７】図２の基準クロック異常判定処理Ｓ５を示すフ
ローチャートである。

【図８】図２のＶＣＯ制御データの生成処理Ｓ６を示す
フローチャートである。

【図９】図８のＶＣＯ制御データの生成方法を説明する
説明図であり、（ａ）は制御の前半における状態、
（ｂ）は制御の後半における状態を示す。

【図１０】本発明の他の実施形態を示す回路図である。

【図１１】従来のＰＬＬ回路の構成を示すブロック図で
ある。

【符号の説明】

１ＰＬＬ回路２ＲＡＭ１００記憶部２００ＶＣＯ部３００ＣＰＵＣＬＫ０基準クロックＣＬＫ３，ＣＬＫ制御対象クロックＳ５１〜Ｓ５３基準クロック検査機能（基準クロック
検査処理）Ｓ６４異常対策機能（異常対策処理）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03L 7/06 - 7/14

Claims

(57)【特許請求の範囲】

【請求項１】基準クロック及び制御対象クロックを記
録する記憶部と、前記制御対象クロックの位相を制御す
るＶＣＯ部と、前記記憶部から前記基準クロックと前記
制御対象クロックを読み出して両クロックの位相差を計
算すると共に当該位相差をゼロに近づける前記ＶＣＯ部
用の制御データを生成するＣＰＵとを備え、前記ＣＰＵが生成した制御データを前記ＶＣＯ部に入力
するように構成したことを特徴とするＰＬＬ回路。
【請求項２】前記ＣＰＵが、前記記憶部に記録された
基準クロックの異常を検査する基準クロック検査機能
と、この基準クロック検査機能により基準クロックの異
常が発見された場合前記ＶＣＯ部の出力に影響を与えな
い制御データを生成する異常対策機能とを備えているこ
とを特徴とした請求項１記載のＰＬＬ回路。
【請求項３】前記記憶部は、前記基準クロック及び制
御対象クロックを記録すると同時に前記ＣＰＵで生成さ
れた制御データを記録し、前記基準クロック及び制御対
象クロックを前記ＣＰＵに出力すると同時に前記制御デ
ータをＶＣＯ部に出力するように構成したことを特徴と
する請求項１記載のＰＬＬ回路。
【請求項４】前記記憶部が、前記基準クロック及び制
御対象クロックを記録するＲＡＭを備え、前記基準クロック及び制御対象クロックの信号レベルを
前記ＲＡＭのデータバスの二値信号レベルに合わせると
共に、該基準クロック及び制御対象クロックを前記ＲＡ
Ｍのデータバスに直接入力する構成としたことを特徴と
する請求項１記載のＰＬＬ回路。
【請求項５】前記記憶部は、前記ＲＡＭのアドレスを
時間軸として前記基準クロック及び制御対象クロックを
各アドレスの所定ビットに各々記録してゆくことを特徴
とした請求項４記載のＰＬＬ回路。
【請求項６】リードモードを設定しＲＡＭから基準ク
ロックと制御対象クロックとを読み出す処理と、読み出
した両クロックの位相差を計算する処理と、この計算で
得た位相差を０に近づけるＶＣＯ部用の制御データを生
成する処理と、ライトモードを設定し該制御データを前
記ＲＡＭに記録すると同時に当該ＲＡＭに次の基準クロ
ックと制御対象クロックとを記録させる処理と、次のリ
ードモードにて前記ＲＡＭから前記次の基準クロックと
制御対象クロックとを読み出すと同時に前記制御データ
をＶＣＯ部に出力させ該ＶＣＯ部が出力する前記制御対
象クロックの位相を前記基準クロックに近づけさせる処
理と、をＣＰＵに実行させるためのＰＬＬプログラムを
記録したコンピュータ読み取り可能な媒体。
【請求項７】前記ＲＡＭに記録された基準クロックの
異常を検査する基準クロック検査処理と、この基準クロ
ック検査処理により基準クロックの異常が発見された場
合前記ＶＣＯ部の出力に影響を与えない制御データを生
成する異常対策処理とをＣＰＵに実行させるための請求
項６記載のＰＬＬプログラムを記録したコンピュータ読
み取り可能な媒体。